{"id":6244,"date":"2026-09-14T08:00:00","date_gmt":"2026-09-14T00:00:00","guid":{"rendered":"https:\/\/www.topfastpcb.com\/?p=6244"},"modified":"2026-08-05T18:11:45","modified_gmt":"2026-08-05T10:11:45","slug":"skew-compensation-fwe-pcb","status":"publish","type":"post","link":"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/","title":{"rendered":"Skew-Kompensation: Ausgleich des Fasergewebe-Effekts (FWE) und L\u00e4ngenanpassung f\u00fcr PCIe Gen 6"},"content":{"rendered":"<div id=\"ez-toc-container\" class=\"ez-toc-v2_0_74 counter-hierarchy ez-toc-counter ez-toc-custom ez-toc-container-direction\">\n<div class=\"ez-toc-title-container\">\n<p class=\"ez-toc-title\" style=\"cursor:inherit\">Inhalts\u00fcbersicht<\/p>\n<span class=\"ez-toc-title-toggle\"><\/span><\/div>\n<nav><ul class='ez-toc-list ez-toc-list-level-1' ><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-1\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Introduction_to_PCIe_Gen_6_Signal_Integrity_Challenges\" >Einf\u00fchrung in die Herausforderungen der Signalintegrit\u00e4t bei PCIe Gen 6<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-2\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Understanding_Skew_in_High-Speed_Differential_Pairs\" >Verst\u00e4ndnis der Skew bei Hochgeschwindigkeits-Differenzpaaren<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-3\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#In-Pair_Skew_Intra-Pair_Skew\" >In-Pair-Skew (Intra-Pair-Skew)<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-4\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Factors_Contributing_to_Skew\" >Faktoren, die zur Schiefe beitragen<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-5\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#The_Fiber_Weave_Effect_FWE_Explained\" >Der \u201eFiber Weave Effect\u201c (FWE) erkl\u00e4rt<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-6\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#The_Microscopic_Dielectric_Imbalance\" >Das mikroskopische dielektrische Ungleichgewicht<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-7\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Mitigation_Strategies_for_FWE\" >Ma\u00dfnahmen zur Eind\u00e4mmung von FWE<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-8\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Precision_Length_Matching_and_Phase_Compensation\" >Pr\u00e4zise L\u00e4ngenanpassung und Phasenkompensation<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-9\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Phase_Compensation_at_the_Source\" >Phasenkompensation an der Quelle<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-10\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Corner_and_Bend_Management\" >Kurven- und Biegemanagement<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-11\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#How_to_Implement_Skew_Compensation_for_PCIe_Gen_6_Step-by-Step_Guide\" >So implementieren Sie die Skew-Kompensation f\u00fcr PCIe Gen 6 (Schritt-f\u00fcr-Schritt-Anleitung)<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-12\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Advanced_Considerations_for_64_GTs_Channels\" >Fortgeschrittene \u00dcberlegungen zu 64-GT\/s-Kan\u00e4len<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-13\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Via_Stub_Management\" >\u00dcber die Stub-Verwaltung<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-14\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Surface_Roughness_Impact\" >Auswirkungen der Oberfl\u00e4chenrauheit<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-15\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Conclusion\" >Schlussfolgerung<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-16\" href=\"https:\/\/www.topfastpcb.com\/de\/blog\/skew-compensation-fwe-pcb\/#Frequently_Asked_Questions_FAQ\" >H\u00e4ufig gestellte Fragen (FAQ)<\/a><\/li><\/ul><\/nav><\/div>\n<h2><span class=\"ez-toc-section\" id=\"Introduction_to_PCIe_Gen_6_Signal_Integrity_Challenges\"><\/span>Einf\u00fchrung in die Herausforderungen der Signalintegrit\u00e4t bei PCIe Gen 6<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Der \u00dcbergang zu Peripheral Component Interconnect Express (PCIe) der 6. Generation bringt beispiellose Herausforderungen f\u00fcr den Entwurf von Hochgeschwindigkeits-Leiterplatten (PCB) mit sich. Mit einer \u00dcbertragungsrate von 64 GigaTransfers pro Sekunde (GT\/s) und der Verwendung der 4-Pegel-Pulsamplitudenmodulation (PAM4) erfordert PCIe Gen 6 ein strenges Management der Signalintegrit\u00e4t (SI). PAM4 codiert zwei Bits pro Symbol unter Verwendung von vier Spannungspegeln, was das Signal-Rausch-Verh\u00e4ltnis (SNR) und die Augenh\u00f6he im Vergleich zur in fr\u00fcheren Generationen verwendeten Non-Return-to-Zero-Signal\u00fcbertragung (NRZ) erheblich verringert.<\/p>\n<p>In diesem Umfeld mit hohen Frequenzen und geringen Margen k\u00f6nnen bereits Pikosekunden an Phasenverschiebung zwischen der positiven (P) und der negativen (N) Leitung eines Differenzpaares das Signalaugendiagramm vollst\u00e4ndig zum Zusammenbruch bringen. Diese Phasenverschiebung, die gemeinhin als \u201eSkew\u201c bezeichnet wird, f\u00fchrt zu einer Umwandlung von Differenz- in Gleichtaktanteile, zu erh\u00f6hter elektromagnetischer St\u00f6rung (EMI) und zu verheerenden Resonanzen bei den Einf\u00fcgungsverlusten. Um ein robustes Link-Training und niedrige Bitfehlerraten (BER) zu gew\u00e4hrleisten, m\u00fcssen Leiterplattenentwickler strenge Strategien zur Skew-Kompensation umsetzen, wobei ein besonderer Schwerpunkt auf der Minderung des \u201eFiber Weave Effect\u201c (FWE) und der Umsetzung pr\u00e4ziser Protokolle zur L\u00e4ngenanpassung liegt.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Understanding_Skew_in_High-Speed_Differential_Pairs\"><\/span>Verst\u00e4ndnis der Skew bei Hochgeschwindigkeits-Differenzpaaren<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Die Skew-Abweichung bei Differentialpaaren tritt in zwei Hauptformen auf: In-Pair-Skew und Pair-to-Pair-Skew. Bei seriellen Verbindungen wie PCIe Gen 6, bei denen die Taktr\u00fcckgewinnung in den Datenstrom integriert ist, ist der In-Pair-Skew der wichtigste zu kontrollierende Parameter.<\/p>\n<div style=\"text-align: center;\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1.jpg\" alt=\"Schr\u00e4glaufkompensation\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6417\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/div>\n<h3><span class=\"ez-toc-section\" id=\"In-Pair_Skew_Intra-Pair_Skew\"><\/span>In-Pair-Skew (Intra-Pair-Skew)<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Der In-Pair-Skew ist die Differenz der Laufzeit zwischen der nichtinvertierenden und der invertierenden Leiterbahn eines einzelnen Differenzpaares. Im Idealfall sollten gleichzeitig gesendete Signale genau zur gleichen Zeit und mit einer Phasenverschiebung von 180 Grad am Empf\u00e4nger ankommen. Tritt ein Skew auf, heben sich die Signale nicht mehr perfekt gegenseitig auf. Diese Fehlausrichtung f\u00fchrt dazu, dass ein Teil des Differenzsignals in ein Gleichtaktsignal umgewandelt wird. Gleichtaktsignale sind \u00e4u\u00dferst unerw\u00fcnscht, da sie nicht von der St\u00f6rfestigkeit der Differenzsignal\u00fcbertragung profitieren, die EMI-Emissionen erh\u00f6hen und Resonanzabf\u00e4lle im Profil der differentiellen Einf\u00fcgungsd\u00e4mpfung (SDD21) verursachen. Bei PCIe Gen 6 liegt das zul\u00e4ssige Gesamt-Skew-Budget pro Signalpaar \u00fcber den gesamten Kanal hinweg typischerweise in der Gr\u00f6\u00dfenordnung von wenigen Pikosekunden.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Factors_Contributing_to_Skew\"><\/span>Faktoren, die zur Schiefe beitragen<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Mehrere Faktoren tragen zur paarweisen Asymmetrie beim PCB-Routing bei:<br \/>&#8211; <strong>Asymmetrisches Routing:<\/strong> Nicht \u00fcbereinstimmende Leiterbahnl\u00e4ngen aufgrund nicht kompensierter Biegungen, Durchkontaktierungen oder Bauteilanschl\u00fcsse.<br \/>&#8211; <strong>Varianten der Glasgewebe:<\/strong> Die mikroskopisch kleinen Unregelm\u00e4\u00dfigkeiten in den Materialien des Leiterplattensubstrats.<br \/>&#8211; <strong>Oberfl\u00e4chenrauheit von Kupfer:<\/strong> Abweichungen im physikalischen Profil der Kupferbahn, die jedoch in der Regel nur eine untergeordnete Rolle f\u00fcr die Phase spielen.<br \/>&#8211; <strong>Unstimmigkeiten bei Steckverbindern und Geh\u00e4usen:<\/strong> Pinbelegungsgeometrien, die naturgem\u00e4\u00df L\u00e4ngenunterschiede verursachen.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"The_Fiber_Weave_Effect_FWE_Explained\"><\/span>Der \u201eFiber Weave Effect\u201c (FWE) erkl\u00e4rt<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Bei der Herstellung von Hochgeschwindigkeits-Leiterplatten besteht das dielektrische Material in der Regel aus einer mit Epoxidharz impr\u00e4gnierten Glasfaser-Verst\u00e4rkungsmatrix (z. B. FR4-, Megtron- oder Rogers-Materialien). Die Glasfasern sorgen f\u00fcr strukturelle Steifigkeit, w\u00e4hrend das Harz als Bindemittel dient. Diese beiden Materialien weisen jedoch deutlich unterschiedliche Dielektrizit\u00e4tskonstanten (Dk) auf. Die Glasfasern haben im Allgemeinen einen h\u00f6heren Dk-Wert (etwa 6,0) als das umgebende Harz (etwa 3,0).<\/p>\n<h3><span class=\"ez-toc-section\" id=\"The_Microscopic_Dielectric_Imbalance\"><\/span>Das mikroskopische dielektrische Ungleichgewicht<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Bei der Verlegung von Differenzpaaren auf diesem heterogenen Substrat wird die physikalische Ausrichtung der Leiterbahnen relativ zum Glasgewebe zu einer entscheidenden Variablen. Wird die positive Leiterbahn eines Differenzpaares direkt \u00fcber ein dichtes Glasb\u00fcndel verlegt, w\u00e4hrend die negative Leiterbahn \u00fcber einen harzreichen Zwischenraum (das \u201eFenster\u201c) verlegt wird, unterliegen die beiden Signale unterschiedlichen effektiven Dielektrizit\u00e4tskonstanten.<\/p>\n<div style=\"text-align: center;\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2.jpg\" alt=\"Schr\u00e4glaufkompensation\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6418\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/div>\n<p>Da die Ausbreitungsgeschwindigkeit eines elektromagnetischen Signals umgekehrt proportional zur Quadratwurzel der Dielektrizit\u00e4tskonstante ist, breitet sich das Signal, das \u00fcber das Glasb\u00fcndel mit h\u00f6herem Dk l\u00e4uft, langsamer aus als das Signal, das \u00fcber den Kunststoffspalt mit niedrigerem Dk l\u00e4uft. Dieser Geschwindigkeitsunterschied f\u00fchrt zu einer unterschiedlichen Ausbreitungsverz\u00f6gerung, wodurch eine paarinterne Verz\u00f6gerungsverschiebung entsteht, die v\u00f6llig unabh\u00e4ngig von der physikalischen Leiterbahnl\u00e4nge ist. Dieses Ph\u00e4nomen ist als \u201eFiber Weave Effect\u201c (FWE) bekannt.<\/p>\n<p>Bei Nyquist-Frequenzen von 32 GHz f\u00fcr PCIe Gen 6 kann bereits ein geringf\u00fcgiger, durch FWE verursachter Skew das gesamte Fehlerbudget aufbrauchen. Standard-Glasfasergeflechte wie 106 oder 1080 weisen deutliche L\u00fccken zwischen den B\u00fcndeln auf, wodurch sie besonders anf\u00e4llig f\u00fcr FWE sind.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Mitigation_Strategies_for_FWE\"><\/span>Ma\u00dfnahmen zur Eind\u00e4mmung von FWE<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Um FWE in PCIe-Gen-6-Designs zu bew\u00e4ltigen, m\u00fcssen Leiterplattenentwickler eine oder mehrere der folgenden Techniken anwenden: <strong>Erfahren Sie mehr \u00fcber <a href=\"\/de\/blog\/bga-underfill-pcba\/\">BGA-Underfill: Verbesserung der Zuverl\u00e4ssigkeit von Leiterplattenbaugruppen gegen\u00fcber mechanischen St\u00f6\u00dfen und thermischen Belastungen<\/a>.<\/strong><\/p>\n<ul>\n<li><strong>Mechanisch gespaltenes Glas:<\/strong> Verwendung fortschrittlicher Laminate mit mechanisch gespreizten oder gegl\u00e4tteten Glasfasern (z. B. Gewebearten 1078, 1086, 2116, 3313). Diese Gewebearten minimieren die Harzfenster und sorgen so f\u00fcr ein homogeneres Dk-Profil der Leiterbahnen.<\/li>\n<li><strong>Diagonale Verlegung:<\/strong> Verlegung von Hochgeschwindigkeits-Leiterbahnen in einem Winkel (typischerweise 10 bis 15 Grad) zur prim\u00e4ren X-Y-Achse des Leiterplattengewebes. Dadurch wird sichergestellt, dass beide Leiterbahnen abwechselnd Glasb\u00fcndel und Harzl\u00fccken gleicherma\u00dfen durchqueren, wodurch sich die Dk-Schwankungen \u00fcber die gesamte L\u00e4nge der Leiterbahn ausgleichen.<\/li>\n<li><strong>Zickzack-Verlegung:<\/strong> Wenn eine diagonale Verlegung aufgrund der Form der Leiterplatte oder aus Platzgr\u00fcnden nicht m\u00f6glich ist, l\u00e4sst sich durch eine Verlegung in einem dezenten Zickzackmuster ein \u00e4hnlicher Mittelungseffekt erzielen.<\/li>\n<li><strong>Gedrehte Grafiken:<\/strong> Der Leiterplattenhersteller kann die gesamte Panel-Datei w\u00e4hrend der Fertigung um einen bestimmten Winkel relativ zur Laminatplatte drehen und so bei orthogonalen Leiterbahnen effektiv eine diagonale Fr\u00e4sbearbeitung simulieren.<\/li>\n<\/ul>\n<h2><span class=\"ez-toc-section\" id=\"Precision_Length_Matching_and_Phase_Compensation\"><\/span>Pr\u00e4zise L\u00e4ngenanpassung und Phasenkompensation<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Zwar sorgt die FWE-Minderung f\u00fcr eine Stabilisierung der Ausbreitungsgeschwindigkeit, doch m\u00fcssen die physikalischen Leiterbahnl\u00e4ngen weiterhin sorgf\u00e4ltig aufeinander abgestimmt werden, um geometrische Verzerrungen zu beseitigen. Bei PCIe Gen 6 reicht eine einfache L\u00e4ngenanpassung nicht aus; es muss eine echte Phasenkompensation erreicht werden.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Phase_Compensation_at_the_Source\"><\/span>Phasenkompensation an der Quelle<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Eine Grundregel des Hochgeschwindigkeits-Routings besagt, dass L\u00e4ngenunterschiede genau dort ausgeglichen werden m\u00fcssen, wo sie auftreten. Entsteht ein L\u00e4ngenunterschied an einem BGA-Anschluss oder einem Steckerstift, muss die Ausgleichsschleife (auch \u201eTrombone\u201c- oder \u201eAkkordeon\u201c-Struktur genannt) unmittelbar neben dieser Diskontinuit\u00e4t platziert werden.<\/p>\n<p>Wenn sich eine L\u00e4ngenabweichung entlang des Kanals ausbreiten kann, bevor sie korrigiert wird, hat die Umwandlung von Differenz- in Gleichtaktsignale bereits stattgefunden. Das Gleichtaktsignal breitet sich aufgrund der modalen Dispersionseigenschaften von Mikrostreifen und Streifenleitungen mit einer etwas anderen Geschwindigkeit aus als das Differenzsignal. Eine Kompensation am entfernten Ende kann zwar die Gleichstroml\u00e4nge korrigieren, vers\u00e4umt es jedoch, die Wechselstromphase \u00fcber das gesamte Frequenzband hinweg neu abzustimmen. <strong>Erfahren Sie mehr \u00fcber <a href=\"\/de\/blog\/extreme-thermal-cycling-aerospace-pcb\/\">Extreme Temperaturwechselbeanspruchung: Zuverl\u00e4ssigkeitspr\u00fcfungen und Materialauswahl f\u00fcr Leiterplatten in der Luft- und Raumfahrt<\/a>.<\/strong><\/p>\n<h3><span class=\"ez-toc-section\" id=\"Corner_and_Bend_Management\"><\/span>Kurven- und Biegemanagement<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Wenn ein Differentialpaar eine Kurve durchl\u00e4uft, legt die \u00e4u\u00dfere Leiterbahn naturgem\u00e4\u00df eine l\u00e4ngere Strecke zur\u00fcck als die innere. Bei PCIe Gen 6 m\u00fcssen diese Biegungen sorgf\u00e4ltig gesteuert werden. Entwickler von Hochgeschwindigkeitsschaltungen setzen in der Regel unmittelbar nach einer Biegung entkoppelte Bumps oder spezielle phasenangepasste Geometrien ein, um die elektrische L\u00e4nge auszugleichen. Alternativ kann durch die Verwendung einer engen Kopplung und sanfter B\u00f6gen anstelle von scharfen 45-Grad-Winkeln die Diskontinuit\u00e4t der Differenzimpedanz und die Entstehung lokaler Skews minimiert werden.<\/p>\n<h2><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation.jpg\" alt=\"Schr\u00e4glaufkompensation\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6416\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/h2>\n<h2><span class=\"ez-toc-section\" id=\"How_to_Implement_Skew_Compensation_for_PCIe_Gen_6_Step-by-Step_Guide\"><\/span>So implementieren Sie die Skew-Kompensation f\u00fcr PCIe Gen 6 (Schritt-f\u00fcr-Schritt-Anleitung)<span class=\"ez-toc-section-end\"><\/span><\/h2><div class=\"schema-how-to wp-block-yoast-how-to-block\"><p class=\"schema-how-to-description\">Beachten Sie diese technischen Vorschriften.<\/p> <ol class=\"schema-how-to-steps\"><li class=\"schema-how-to-step\" id=\"how-to-step-1\"><strong class=\"schema-how-to-step-name\">W\u00e4hlen Sie das geeignete dielektrische Material und das geeignete Glasgewebe aus<\/strong> <p class=\"schema-how-to-step-text\">Wenden Sie sich zun\u00e4chst an Ihren Leiterplattenhersteller und Ihren Laminatlieferanten. Spezifizieren Sie Materialien mit extrem geringen Verlusten und einer flachen oder mechanisch gespannten Glasgewebestruktur (z. B. 2116 oder 3313). Stellen Sie sicher, dass die Dk- und Df-Eigenschaften des Materials \u00fcber das gesamte Frequenzspektrum bis mindestens 40 GHz stabil sind.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-2\"><strong class=\"schema-how-to-step-name\">Festlegen der Routing-Strategie zur Minderung von FWE<\/strong> <p class=\"schema-how-to-step-text\">Legen Sie fest, wie FWE unter Ber\u00fccksichtigung des Formfaktors Ihrer Leiterplatte und der fertigungstechnischen Einschr\u00e4nkungen umgesetzt werden soll. Sofern es das Layout zul\u00e4sst, legen Sie eine globale Designregel fest, nach der alle PCIe-Gen-6-Differentialpaare in einem Winkel von 10 bis 15 Grad relativ zu den orthogonalen Achsen verlegt werden. Ist dies nicht m\u00f6glich, schreiben Sie eine Zick-Zack-Verlegung vor oder vereinbaren Sie mit dem Hersteller eine Drehung der Leiterplatte.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-3\"><strong class=\"schema-how-to-step-name\">Strenge Regeln f\u00fcr die L\u00e4ngen\u00fcbereinstimmung innerhalb eines Paares festlegen<\/strong> <p class=\"schema-how-to-step-text\">Konfigurieren Sie den Constraint-Manager Ihres EDA-Tools so, dass strenge Regeln f\u00fcr die L\u00e4ngenanpassung innerhalb eines Paares durchgesetzt werden. F\u00fcr den Betrieb mit 64 GT\/s sollte die dynamische Phasentoleranz innerhalb eines Paares auf weniger als 1 Pikosekunde begrenzt werden (was je nach Dk etwa 5\u20136 mils entspricht). Richten Sie eine dynamische Phasenpr\u00fcfung anstelle einer statischen L\u00e4ngenpr\u00fcfung ein, um eine kontinuierliche Ausrichtung sicherzustellen.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-4\"><strong class=\"schema-how-to-step-name\">Lokalisierte Phasenkompensation durchf\u00fchren<\/strong> <p class=\"schema-how-to-step-text\">Verlegen Sie die Differentialpaare sorgf\u00e4ltig und stellen Sie sicher, dass geometrische Abweichungen, die durch Bauteilpads, Via-\u00dcberg\u00e4nge oder Biegungen entstehen, sofort korrigiert werden. Verwenden Sie enge, lokal begrenzte M\u00e4ander. Vermeiden Sie gro\u00dfe, geschwungene Kompensationsstrukturen, die unerw\u00fcnschte kapazitive oder induktive Kopplungen verursachen k\u00f6nnen.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-5\"><strong class=\"schema-how-to-step-name\">Validierung mittels elektromagnetischer 3D-Simulation<\/strong> <p class=\"schema-how-to-step-text\">Bevor Sie das Layout fertigstellen, extrahieren Sie die kritischen PCIe-Gen-6-Kan\u00e4le mithilfe eines 3D-Vollwellen-EM-Solvers. Analysieren Sie die Mixed-Mode-S-Parameter und konzentrieren Sie sich dabei insbesondere auf die differentielle Einf\u00fcgungsd\u00e4mpfung (SDD21) und die Differential-zu-Gleichtakt-Umwandlung (SCD21). Achten Sie auf scharfe Resonanzabf\u00e4lle im SDD21-Profil, die h\u00e4ufig auf eine unkompensierte Phasenverschiebung hinweisen. \u00dcberarbeiten Sie das Layout auf der Grundlage der Simulationsergebnisse so lange, bis der Kanal die PCIe-Gen-6-Konformit\u00e4tsmaske erf\u00fcllt.<\/p> <\/li><\/ol><\/div><p>Die Umsetzung einer robusten Strategie zur Skew-Kompensation erfordert einen systematischen Ansatz, der von der Schaltplanerstellung \u00fcber das physikalische Layout bis hin zur Simulation reicht. Befolgen Sie diese Schritte, um die Einhaltung der PCIe-Gen-6-Spezifikationen sicherzustellen.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Advanced_Considerations_for_64_GTs_Channels\"><\/span>Fortgeschrittene \u00dcberlegungen zu 64-GT\/s-Kan\u00e4len<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Da die Datenraten weiter steigen, wird die Definition der \u201eLeiterbahnl\u00e4nge\u201c immer komplexer. PCB-Design-Tools m\u00fcssen auch die \u00dcberg\u00e4nge in der Z-Achse ber\u00fccksichtigen. Die L\u00e4nge der Durchkontaktierungen, insbesondere der Abstand von der obersten Schicht zu den internen Signalschichten, f\u00fchrt zu lokalen Verz\u00f6gerungen, die symmetrisch ausgeglichen werden m\u00fcssen.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Via_Stub_Management\"><\/span>\u00dcber die Stub-Verwaltung<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Bei PCIe Gen 6 wirken Via-Stubs als Resonanzantennen und m\u00fcssen streng kontrolliert werden. Backdrilling (kontrolliertes Tiefenbohren) oder die Verwendung von Blind- bzw. vergrabenen Durchkontaktierungen ist zwingend erforderlich, um Resonanzstubs zu beseitigen, die tiefe Einbr\u00fcche im Einf\u00fcgungsverlustprofil des Kanals verursachen k\u00f6nnen. Bei der Kompensation von Skew in der N\u00e4he von Durchkontaktierungen ist sicherzustellen, dass die Kompensationsstruktur die elektrische L\u00e4nge des Durchkontaktierungszylinders selbst ber\u00fccksichtigt. <strong>Erfahren Sie mehr \u00fcber <a href=\"\/de\/blog\/embedded-pcb-components-iot\/\">Eingebettete Komponenten: Miniaturisierung von IoT-Ger\u00e4ten durch eingebettete Leiterplattenkomponenten<\/a>.<\/strong><\/p>\n<h3><span class=\"ez-toc-section\" id=\"Surface_Roughness_Impact\"><\/span>Auswirkungen der Oberfl\u00e4chenrauheit<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>W\u00e4hrend FWE die Phasenabweichung bestimmt, hat die Oberfl\u00e4chenrauheit des Kupfers einen erheblichen Einfluss auf die Einf\u00fcgungsd\u00e4mpfung bei Nyquist-Frequenzen von 32 GHz. Der \u201eSkin-Effekt\u201c bewirkt, dass sich hochfrequente Str\u00f6me entlang der Au\u00dfenfl\u00e4che der Kupferbahn ausbreiten. Rauere Kupferoberfl\u00e4chen (wie Standard-RTF) erh\u00f6hen die effektive Wegl\u00e4nge, was zu \u00fcberm\u00e4\u00dfiger D\u00e4mpfung und Phasendispersion f\u00fchrt. Verwenden Sie Kupferfolien mit niedrigem Profil (LP), sehr niedrigem Profil (VLP) oder extrem niedrigem Profil (HVLP), um die Signalintegrit\u00e4t zu gew\u00e4hrleisten und unvorhersehbare Phasenverschiebungen aufgrund von Rauheitsschwankungen zu minimieren.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Conclusion\"><\/span>Schlussfolgerung<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Das Entwerfen von Leiterplatten f\u00fcr PCIe Gen 6 erfordert einen Paradigmenwechsel in der Herangehensweise von Ingenieuren an die Signalintegrit\u00e4t. Die enorme Geschwindigkeit der PAM4-Signal\u00fcbertragung mit 64 GT\/s verringert die Toleranz gegen\u00fcber jeglichen Kanalunregelm\u00e4\u00dfigkeiten drastisch. Bei der Steuerung des In-Pair-Skews geht es nicht mehr nur darum, die Leiterbahnl\u00e4ngen auf einer 2D-Ebene anzugleichen; vielmehr ist ein ganzheitlicher Ansatz erforderlich, der die 3D-Geometrie der Verbindungen, die mikroskopische Struktur der dielektrischen Materialien und das dynamische Verhalten elektromagnetischer Wellen ber\u00fccksichtigt. Durch die konsequente Ber\u00fccksichtigung des \u201eFiber Weave-Effekts\u201c, die Implementierung lokaler Phasenkompensation und den Einsatz fortschrittlicher EM-Simulationen k\u00f6nnen Ingenieure robuste und zuverl\u00e4ssige PCIe-Gen-6-Architekturen erfolgreich realisieren. <strong>Erfahren Sie mehr \u00fcber <a href=\"\/de\/blog\/return-path-optimization-si\/\">Optimierung des R\u00fcckpfads: Entwurf solider Referenzebenen f\u00fcr die Signalintegrit\u00e4t bei hohen Frequenzen<\/a>.<\/strong><\/p>\n<h2><span class=\"ez-toc-section\" id=\"Frequently_Asked_Questions_FAQ\"><\/span>H\u00e4ufig gestellte Fragen (FAQ)<span class=\"ez-toc-section-end\"><\/span><\/h2><div class=\"schema-faq wp-block-yoast-faq-block\"><div class=\"schema-faq-section\" id=\"faq-question-1\"><strong class=\"schema-faq-question\">Wie gro\u00df ist die maximal zul\u00e4ssige Skew-Abweichung innerhalb eines Differenzpaares bei PCIe Gen 6?<\/strong> <p class=\"schema-faq-answer\">W\u00e4hrend das genaue Budget von der Zusammensetzung des gesamten Kanals abh\u00e4ngt (Siliziumgeh\u00e4use, Steckverbinder, Kabel), gilt als typische Faustregel f\u00fcr den Leiterplattenanteil einer PCIe-Gen-6-Verbindung, den In-Pair-Skew unter 1 bis 2 Pikosekunden zu halten (entspricht je nach Material etwa 5 bis 10 mils Leiterbahnl\u00e4nge). Selbst dieser geringe Wert kann das PAM4-Augendiagramm erheblich verschlechtern.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-2\"><strong class=\"schema-faq-question\">Warum kann ich L\u00e4ngenunterschiede nicht einfach auf der Empf\u00e4ngerseite ausgleichen?<\/strong> <p class=\"schema-faq-answer\">Wenn bereits fr\u00fch im Kanal eine Skew-Verzerrung auftritt (z. B. am Ausgang des Sender-Geh\u00e4uses), entsteht eine Gleichtaktsignalkomponente. Da sich Differenz- und Gleichtaktsignale in Standard-Leiterplattenquerschnitten mit leicht unterschiedlichen Geschwindigkeiten ausbreiten, verschiebt sich die Phasenbeziehung w\u00e4hrend der Signal\u00fcbertragung. Eine Kompensation am anderen Ende mag zwar die physikalische L\u00e4nge ausgleichen, vers\u00e4umt es jedoch, die Differenzphase \u00fcber alle Frequenzen hinweg korrekt neu auszurichten, was zu einer Signalverschlechterung f\u00fchrt.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-3\"><strong class=\"schema-faq-question\">Ist eine Zickzack- oder eine diagonale Verlegung besser geeignet, um den \u201eFiber-Weave-Effekt\u201c zu mindern?<\/strong> <p class=\"schema-faq-answer\">Die diagonale Verlegung (au\u00dferachse) gilt allgemein als \u00fcberlegener und konsistenter Ansatz zur Minderung von FWE. Bei der Zick-Zack-Verlegung kann es manchmal zu geringf\u00fcgigen Impedanzspr\u00fcngen an den Wendepunkten kommen, insbesondere wenn die Zick-Zack-Segmente im Verh\u00e4ltnis zur Signalwellenl\u00e4nge kurz sind. Wenn jedoch der Platz auf der Leiterplatte oder deren Form eine diagonale Verlegung oder eine Drehung der Leiterplatte verhindern, stellt die Zick-Zack-Verlegung bei ordnungsgem\u00e4\u00dfer Simulation eine brauchbare Alternative dar.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-4\"><strong class=\"schema-faq-question\">Muss ich mir bei PCIe Gen 6 Gedanken \u00fcber Paar-zu-Paar-Skew machen?<\/strong> <p class=\"schema-faq-answer\">Die PCIe-Architektur gleicht den Paar-zu-Paar-Skew (Lane-zu-Lane-Skew) von Natur aus auf Protokoll- und Siliziumebene durch einen Prozess aus, der als \u201eLane Deskewing\u201c bezeichnet wird und w\u00e4hrend des Link-Trainings stattfindet. Daher gelten f\u00fcr Leiterplattenentwickler wesentlich gro\u00dfz\u00fcgigere Toleranzen f\u00fcr die L\u00e4ngenanpassung zwischen Paaren (oft bis zu mehreren Zoll) im Vergleich zu den extrem engen Vorgaben, die f\u00fcr den Skew innerhalb eines Paares erforderlich sind.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-5\"><strong class=\"schema-faq-question\">Inwiefern f\u00fchrt die PAM4-Signal\u00fcbertragung dazu, dass die Skew-Kompensation eine gr\u00f6\u00dfere Rolle spielt als bei fr\u00fcheren PCIe-Generationen?<\/strong> <p class=\"schema-faq-answer\">PAM4 nutzt vier Spannungspegel, um zwei Bits pro Symbol zu \u00fcbertragen, wodurch sich die vertikale Augenh\u00f6he (Signal-Rausch-Verh\u00e4ltnis) im Vergleich zur NRZ-Signal\u00fcbertragung, wie sie bei PCIe Gen 5 und fr\u00fcheren Generationen verwendet wird, um etwa den Faktor drei verringert. Da die Toleranz gegen\u00fcber Rauschen und Jitter deutlich geringer ist, wirken sich Verzerrungen, die durch Phasenverschiebungen verursacht werden, in einem PAM4-System unverh\u00e4ltnism\u00e4\u00dfig stark auf die Bitfehlerrate (BER) aus.<\/p> <\/div> <\/div>","protected":false},"excerpt":{"rendered":"<p>Introduction to PCIe Gen 6 Signal Integrity Challenges The transition to Peripheral Component Interconnect Express (PCIe) Generation 6 introduces unprecedented challenges in high-speed printed circuit board (PCB) design. Operating at 64 GigaTransfers per second (GT\/s) and utilizing Pulse Amplitude Modulation 4-level (PAM4) signaling, PCIe Gen 6 demands stringent signal integrity (SI) management. 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