{"id":6244,"date":"2026-09-14T08:00:00","date_gmt":"2026-09-14T00:00:00","guid":{"rendered":"https:\/\/www.topfastpcb.com\/?p=6244"},"modified":"2026-08-05T18:11:45","modified_gmt":"2026-08-05T10:11:45","slug":"skew-compensation-fwe-pcb","status":"publish","type":"post","link":"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/","title":{"rendered":"Compensation de l'asym\u00e9trie : gestion de l'effet d'entrelacement des fibres (FWE) et alignement des longueurs pour le PCIe Gen 6"},"content":{"rendered":"<div id=\"ez-toc-container\" class=\"ez-toc-v2_0_74 counter-hierarchy ez-toc-counter ez-toc-custom ez-toc-container-direction\">\n<div class=\"ez-toc-title-container\">\n<p class=\"ez-toc-title\" style=\"cursor:inherit\">Table des mati\u00e8res<\/p>\n<span class=\"ez-toc-title-toggle\"><\/span><\/div>\n<nav><ul class='ez-toc-list ez-toc-list-level-1' ><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-1\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Introduction_to_PCIe_Gen_6_Signal_Integrity_Challenges\" >Introduction aux d\u00e9fis li\u00e9s \u00e0 l'int\u00e9grit\u00e9 du signal PCIe Gen 6<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-2\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Understanding_Skew_in_High-Speed_Differential_Pairs\" >Comprendre le d\u00e9s\u00e9quilibre dans les paires diff\u00e9rentielles \u00e0 haute vitesse<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-3\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#In-Pair_Skew_Intra-Pair_Skew\" >Asym\u00e9trie intra-paire (In-Pair Skew)<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-4\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Factors_Contributing_to_Skew\" >Facteurs contribuant \u00e0 l'asym\u00e9trie<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-5\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#The_Fiber_Weave_Effect_FWE_Explained\" >Explication de l'effet \u00ab Fiber Weave \u00bb (FWE)<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-6\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#The_Microscopic_Dielectric_Imbalance\" >Le d\u00e9s\u00e9quilibre di\u00e9lectrique microscopique<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-7\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Mitigation_Strategies_for_FWE\" >Strat\u00e9gies d'att\u00e9nuation pour le FWE<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-8\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Precision_Length_Matching_and_Phase_Compensation\" >Alignement pr\u00e9cis des longueurs et compensation de phase<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-9\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Phase_Compensation_at_the_Source\" >Compensation de phase \u00e0 la source<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-10\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Corner_and_Bend_Management\" >Gestion des virages et des courbes<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-11\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#How_to_Implement_Skew_Compensation_for_PCIe_Gen_6_Step-by-Step_Guide\" >Comment mettre en \u0153uvre la compensation de d\u00e9calage pour le PCIe Gen 6 (guide \u00e9tape par \u00e9tape)<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-12\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Advanced_Considerations_for_64_GTs_Channels\" >Consid\u00e9rations avanc\u00e9es concernant les canaux \u00e0 64 GT\/s<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-13\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Via_Stub_Management\" >Via la gestion des stubs<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-14\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Surface_Roughness_Impact\" >Impact de la rugosit\u00e9 de surface<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-15\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Conclusion\" >Conclusion<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-16\" href=\"https:\/\/www.topfastpcb.com\/fr\/blog\/skew-compensation-fwe-pcb\/#Frequently_Asked_Questions_FAQ\" >Foire aux questions (FAQ)<\/a><\/li><\/ul><\/nav><\/div>\n<h2><span class=\"ez-toc-section\" id=\"Introduction_to_PCIe_Gen_6_Signal_Integrity_Challenges\"><\/span>Introduction aux d\u00e9fis li\u00e9s \u00e0 l'int\u00e9grit\u00e9 du signal PCIe Gen 6<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Le passage \u00e0 la norme Peripheral Component Interconnect Express (PCIe) de 6e g\u00e9n\u00e9ration pose des d\u00e9fis sans pr\u00e9c\u00e9dent en mati\u00e8re de conception de circuits imprim\u00e9s (PCB) \u00e0 haute vitesse. Fonctionnant \u00e0 64 gigatransferts par seconde (GT\/s) et utilisant la modulation d\u2019amplitude d\u2019impulsion \u00e0 4 niveaux (PAM4), la norme PCIe Gen 6 exige une gestion rigoureuse de l\u2019int\u00e9grit\u00e9 du signal (SI). La modulation PAM4 code deux bits par symbole \u00e0 l\u2019aide de quatre niveaux de tension, ce qui r\u00e9duit consid\u00e9rablement le rapport signal\/bruit (SNR) et la hauteur de l\u2019\u0153il par rapport \u00e0 la modulation \u00ab Non-Return-to-Zero \u00bb (NRZ) utilis\u00e9e dans les g\u00e9n\u00e9rations pr\u00e9c\u00e9dentes.<\/p>\n<p>Dans cet environnement caract\u00e9ris\u00e9 par des fr\u00e9quences \u00e9lev\u00e9es et de faibles marges, m\u00eame un d\u00e9calage de phase de l'ordre de la picoseconde entre les traces positive (P) et n\u00e9gative (N) d'une paire diff\u00e9rentielle peut entra\u00eener l'effondrement complet du diagramme en \u0153il du signal. Ce d\u00e9calage de phase, commun\u00e9ment appel\u00e9 \u00ab skew \u00bb, se traduit par une conversion du mode diff\u00e9rentiel vers le mode commun, une augmentation des interf\u00e9rences \u00e9lectromagn\u00e9tiques (EMI) et des r\u00e9sonances de perte d\u2019insertion d\u00e9vastatrices. Pour garantir un apprentissage robuste de la liaison et de faibles taux d\u2019erreurs sur les bits (BER), les ing\u00e9nieurs en circuits imprim\u00e9s doivent mettre en \u0153uvre des strat\u00e9gies rigoureuses de compensation du skew, en accordant une attention particuli\u00e8re \u00e0 l\u2019att\u00e9nuation de l\u2019effet d\u2019entrelacement des fibres (FWE) et \u00e0 l\u2019ex\u00e9cution de protocoles rigoureux d\u2019adaptation des longueurs.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Understanding_Skew_in_High-Speed_Differential_Pairs\"><\/span>Comprendre le d\u00e9s\u00e9quilibre dans les paires diff\u00e9rentielles \u00e0 haute vitesse<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Le d\u00e9calage dans les paires diff\u00e9rentielles se manifeste sous deux formes principales : le d\u00e9calage au sein d'une m\u00eame paire et le d\u00e9calage entre paires. Pour les liaisons s\u00e9rie telles que le PCIe Gen 6, qui int\u00e8grent la r\u00e9cup\u00e9ration d'horloge au sein du flux de donn\u00e9es, le d\u00e9calage au sein d'une m\u00eame paire est le param\u00e8tre le plus critique \u00e0 contr\u00f4ler.<\/p>\n<div style=\"text-align: center;\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1.jpg\" alt=\"Compensation de l&#039;inclinaison\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6417\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/div>\n<h3><span class=\"ez-toc-section\" id=\"In-Pair_Skew_Intra-Pair_Skew\"><\/span>Asym\u00e9trie intra-paire (In-Pair Skew)<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Le d\u00e9calage intra-paire correspond \u00e0 la diff\u00e9rence de retard de propagation entre les pistes non inverseuses et inverseuses d\u2019une m\u00eame paire diff\u00e9rentielle. Id\u00e9alement, les signaux \u00e9mis simultan\u00e9ment devraient arriver au r\u00e9cepteur exactement au m\u00eame moment, avec un d\u00e9phasage de 180 degr\u00e9s. En cas de d\u00e9calage, les signaux ne s\u2019annulent plus parfaitement. Ce d\u00e9salignement entra\u00eene la conversion d\u2019une partie du signal diff\u00e9rentiel en signal en mode commun. Les signaux en mode commun sont hautement ind\u00e9sirables car ils ne b\u00e9n\u00e9ficient pas de l\u2019immunit\u00e9 au bruit propre \u00e0 la transmission diff\u00e9rentielle, augmentent les \u00e9missions EMI et cr\u00e9ent des creux de r\u00e9sonance dans le profil de perte d\u2019insertion diff\u00e9rentielle (SDD21). Pour le PCIe Gen 6, le budget total admissible de d\u00e9calage par paire sur l\u2019ensemble du canal est g\u00e9n\u00e9ralement de l\u2019ordre de quelques picosecondes.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Factors_Contributing_to_Skew\"><\/span>Facteurs contribuant \u00e0 l'asym\u00e9trie<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Plusieurs facteurs contribuent \u00e0 l'asym\u00e9trie entre les paires lors du routage des circuits imprim\u00e9s :<br \/>&#8211; <strong>Routage asym\u00e9trique :<\/strong> Longueurs de pistes in\u00e9gales dues \u00e0 des coudes, des vias ou des raccordements de composants non compens\u00e9s.<br \/>&#8211; <strong>Variantes de tissage du verre :<\/strong> Les incoh\u00e9rences microscopiques au niveau des mat\u00e9riaux du substrat du circuit imprim\u00e9.<br \/>&#8211; <strong>Rugosit\u00e9 de la surface du cuivre :<\/strong> Les variations du profil physique de la piste de cuivre, bien qu'elles constituent g\u00e9n\u00e9ralement un facteur secondaire pour la phase.<br \/>&#8211; <strong>Discontinuit\u00e9s au niveau des connecteurs et des bo\u00eetiers :<\/strong> Des configurations de broches qui entra\u00eenent intrins\u00e8quement des diff\u00e9rences de longueur.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"The_Fiber_Weave_Effect_FWE_Explained\"><\/span>Explication de l'effet \u00ab Fiber Weave \u00bb (FWE)<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Dans la fabrication de circuits imprim\u00e9s \u00e0 haute vitesse, le mat\u00e9riau di\u00e9lectrique est g\u00e9n\u00e9ralement constitu\u00e9 d\u2019une matrice de renfort en fibre de verre impr\u00e9gn\u00e9e d\u2019une r\u00e9sine \u00e9poxy (telle que les mat\u00e9riaux FR4, Megtron ou Rogers). La fibre de verre assure la rigidit\u00e9 structurelle, tandis que la r\u00e9sine sert de liant. Cependant, ces deux mat\u00e9riaux pr\u00e9sentent des constantes di\u00e9lectriques (Dk) tr\u00e8s diff\u00e9rentes. Les fibres de verre ont g\u00e9n\u00e9ralement une Dk plus \u00e9lev\u00e9e (environ 6,0) que la r\u00e9sine qui les entoure (environ 3,0).<\/p>\n<h3><span class=\"ez-toc-section\" id=\"The_Microscopic_Dielectric_Imbalance\"><\/span>Le d\u00e9s\u00e9quilibre di\u00e9lectrique microscopique<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Lors du routage de paires diff\u00e9rentielles sur ce substrat h\u00e9t\u00e9rog\u00e8ne, l'alignement physique des pistes par rapport au tissage de verre devient une variable critique. Si la piste positive d\u2019une paire diff\u00e9rentielle est achemin\u00e9e directement au-dessus d\u2019un faisceau de verre dense tandis que la piste n\u00e9gative est achemin\u00e9e au-dessus d\u2019un espace riche en r\u00e9sine (la \u00ab fen\u00eatre \u00bb), les deux signaux seront soumis \u00e0 des constantes di\u00e9lectriques effectives diff\u00e9rentes.<\/p>\n<div style=\"text-align: center;\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2.jpg\" alt=\"Compensation de l&#039;inclinaison\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6418\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/div>\n<p>La vitesse de propagation d'un signal \u00e9lectromagn\u00e9tique \u00e9tant inversement proportionnelle \u00e0 la racine carr\u00e9e de la constante di\u00e9lectrique, le signal circulant dans le faisceau de fibres de verre \u00e0 Dk plus \u00e9lev\u00e9 se propagera plus lentement que celui circulant dans l'espace de r\u00e9sine \u00e0 Dk plus faible. Cette disparit\u00e9 de vitesse entra\u00eene une diff\u00e9rence de retard de propagation, g\u00e9n\u00e9rant un d\u00e9calage intra-paire totalement ind\u00e9pendant de la longueur physique de la piste. Ce ph\u00e9nom\u00e8ne est connu sous le nom d'\u00ab effet d'entrelacement des fibres \u00bb (FWE).<\/p>\n<p>\u00c0 des fr\u00e9quences de Nyquist de 32 GHz pour le PCIe Gen 6, m\u00eame un l\u00e9ger d\u00e9calage induit par les FWE peut \u00e9puiser la totalit\u00e9 du budget d'erreur. Les tissages standard en fibre de verre, tels que les 106 ou les 1080, pr\u00e9sentent des espaces importants entre les faisceaux, ce qui les rend tr\u00e8s sensibles aux FWE.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Mitigation_Strategies_for_FWE\"><\/span>Strat\u00e9gies d'att\u00e9nuation pour le FWE<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Pour g\u00e9rer le FWE dans les conceptions PCIe Gen 6, les ing\u00e9nieurs en circuits imprim\u00e9s doivent recourir \u00e0 l'une des techniques suivantes, ou \u00e0 une combinaison de celles-ci : <strong>En savoir plus sur <a href=\"\/fr\/blog\/bga-underfill-pcba\/\">Remplissage sous les puces BGA : am\u00e9liorer la fiabilit\u00e9 des assemblages de circuits imprim\u00e9s face aux chocs m\u00e9caniques et aux contraintes thermiques<\/a>.<\/strong><\/p>\n<ul>\n<li><strong>Verre \u00e9tal\u00e9 m\u00e9caniquement :<\/strong> Utilisation de stratifi\u00e9s avanc\u00e9s comportant des fils de verre \u00e9cart\u00e9s ou aplatis m\u00e9caniquement (par exemple, armures 1078, 1086, 2116, 3313). Ces armures r\u00e9duisent au minimum les zones de r\u00e9sine, offrant ainsi un profil Dk plus homog\u00e8ne aux pistes.<\/li>\n<li><strong>Acheminement diagonal :<\/strong> Le trac\u00e9 des pistes \u00e0 haute vitesse doit \u00eatre inclin\u00e9 (g\u00e9n\u00e9ralement de 10 \u00e0 15 degr\u00e9s) par rapport \u00e0 l'axe X-Y principal de la structure en treillis du circuit imprim\u00e9. Cela garantit que les deux pistes traversent de mani\u00e8re \u00e9gale les faisceaux de fibre de verre et les espaces de r\u00e9sine en alternance, ce qui permet de lisser les variations de Dk sur toute la longueur du trac\u00e9.<\/li>\n<li><strong>Acheminement en zigzag :<\/strong> Si le routage en diagonale n'est pas envisageable en raison de la forme du circuit imprim\u00e9 ou de contraintes de densit\u00e9, un routage en zigzag discret peut permettre d'obtenir un effet de moyennage similaire.<\/li>\n<li><strong>Illustration pivot\u00e9e :<\/strong> Le fabricant de circuits imprim\u00e9s peut faire pivoter l'ensemble du fichier de conception du panneau d'un angle pr\u00e9cis par rapport \u00e0 la feuille de stratifi\u00e9 pendant la fabrication, ce qui permet de simuler efficacement un routage en diagonale pour les pistes orthogonales.<\/li>\n<\/ul>\n<h2><span class=\"ez-toc-section\" id=\"Precision_Length_Matching_and_Phase_Compensation\"><\/span>Alignement pr\u00e9cis des longueurs et compensation de phase<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Bien que l\u2019att\u00e9nuation du FWE permette de stabiliser la vitesse de propagation, il reste n\u00e9cessaire d\u2019ajuster minutieusement les longueurs des pistes physiques afin d\u2019\u00e9liminer le d\u00e9calage g\u00e9om\u00e9trique. Pour le PCIe Gen 6, un simple ajustement des longueurs ne suffit pas ; il faut parvenir \u00e0 une v\u00e9ritable compensation de phase.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Phase_Compensation_at_the_Source\"><\/span>Compensation de phase \u00e0 la source<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Une r\u00e8gle fondamentale du routage \u00e0 haute vitesse veut que les d\u00e9calages de longueur soient compens\u00e9s exactement l\u00e0 o\u00f9 ils se produisent. Si un d\u00e9calage appara\u00eet au niveau d'une sortie BGA ou d'une broche de connecteur, le m\u00e9andre de compensation (ou structure en \u00ab trombone \u00bb ou \u00ab accord\u00e9on \u00bb) doit \u00eatre plac\u00e9 imm\u00e9diatement \u00e0 c\u00f4t\u00e9 de cette discontinuit\u00e9.<\/p>\n<p>Si l'on laisse un d\u00e9calage de longueur se propager le long du canal avant qu'il ne soit corrig\u00e9, la conversion du mode diff\u00e9rentiel en mode commun aura d\u00e9j\u00e0 eu lieu. Le signal en mode commun se propagera \u00e0 une vitesse l\u00e9g\u00e8rement diff\u00e9rente de celle du signal diff\u00e9rentiel en raison des caract\u00e9ristiques de dispersion modale des microbandes et des lignes \u00e0 ruban. Une compensation \u00e0 l'extr\u00e9mit\u00e9 oppos\u00e9e peut permettre de corriger la longueur en courant continu, mais elle ne permettra pas de r\u00e9aligner la phase en courant alternatif sur l'ensemble de la bande de fr\u00e9quences. <strong>En savoir plus sur <a href=\"\/fr\/blog\/extreme-thermal-cycling-aerospace-pcb\/\">Cycles thermiques extr\u00eames : essais de fiabilit\u00e9 et choix des mat\u00e9riaux pour les circuits imprim\u00e9s destin\u00e9s \u00e0 l'a\u00e9rospatiale<\/a>.<\/strong><\/p>\n<h3><span class=\"ez-toc-section\" id=\"Corner_and_Bend_Management\"><\/span>Gestion des virages et des courbes<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Lorsqu\u2019une paire diff\u00e9rentielle n\u00e9gocie un virage, la piste ext\u00e9rieure parcourt intrins\u00e8quement une distance plus longue que la piste int\u00e9rieure. Pour le PCIe Gen 6, ces courbes doivent \u00eatre g\u00e9r\u00e9es avec rigueur. Les concepteurs de circuits \u00e0 haute vitesse utilisent g\u00e9n\u00e9ralement des bosses non coupl\u00e9es ou des g\u00e9om\u00e9tries sp\u00e9cialis\u00e9es d'adaptation de phase imm\u00e9diatement apr\u00e8s un coude afin d'\u00e9galiser la longueur \u00e9lectrique. Par ailleurs, le recours \u00e0 un couplage serr\u00e9 et \u00e0 des arcs lisses plut\u00f4t qu'\u00e0 des angles vifs de 45 degr\u00e9s permet de minimiser la discontinuit\u00e9 d'imp\u00e9dance diff\u00e9rentielle et la g\u00e9n\u00e9ration de d\u00e9calage localis\u00e9.<\/p>\n<h2><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation.jpg\" alt=\"Compensation de l&#039;inclinaison\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6416\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/h2>\n<h2><span class=\"ez-toc-section\" id=\"How_to_Implement_Skew_Compensation_for_PCIe_Gen_6_Step-by-Step_Guide\"><\/span>Comment mettre en \u0153uvre la compensation de d\u00e9calage pour le PCIe Gen 6 (guide \u00e9tape par \u00e9tape)<span class=\"ez-toc-section-end\"><\/span><\/h2><div class=\"schema-how-to wp-block-yoast-how-to-block\"><p class=\"schema-how-to-description\">Respectez ces r\u00e8gles techniques.<\/p> <ol class=\"schema-how-to-steps\"><li class=\"schema-how-to-step\" id=\"how-to-step-1\"><strong class=\"schema-how-to-step-name\">Choisissez le mat\u00e9riau di\u00e9lectrique et le tissage de verre adapt\u00e9s<\/strong> <p class=\"schema-how-to-step-text\">Commencez par consulter votre fabricant de circuits imprim\u00e9s et votre fournisseur de stratifi\u00e9s. Sp\u00e9cifiez des mat\u00e9riaux \u00e0 tr\u00e8s faible perte pr\u00e9sentant une structure en tissu de verre plat ou \u00e9tal\u00e9 m\u00e9caniquement (tels que les types 2116 ou 3313). Assurez-vous que les caract\u00e9ristiques Dk et Df du mat\u00e9riau restent stables sur l'ensemble du spectre de fr\u00e9quences jusqu'\u00e0 au moins 40 GHz.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-2\"><strong class=\"schema-how-to-step-name\">D\u00e9finir la strat\u00e9gie de routage pour l'att\u00e9nuation des FWE<\/strong> <p class=\"schema-how-to-step-text\">D\u00e9terminez comment traiter le probl\u00e8me du FWE en fonction du format de votre carte et des contraintes de fabrication. Si la disposition le permet, d\u00e9finissez une r\u00e8gle de conception globale pour acheminer toutes les paires diff\u00e9rentielles PCIe Gen 6 selon un angle de 10 \u00e0 15 degr\u00e9s par rapport aux axes orthogonaux. Si ce n'est pas le cas, imposez un acheminement en zigzag ou n\u00e9gociez une rotation du panneau avec le fabricant.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-3\"><strong class=\"schema-how-to-step-name\">Mettre en place des r\u00e8gles strictes de correspondance de longueur entre les paires de cha\u00eenes de caract\u00e8res<\/strong> <p class=\"schema-how-to-step-text\">Configurez le gestionnaire de contraintes de votre outil EDA afin d\u2019appliquer des r\u00e8gles strictes de correspondance de longueur au sein d\u2019une paire. Pour un fonctionnement \u00e0 64 GT\/s, la tol\u00e9rance de phase dynamique au sein d\u2019une paire doit \u00eatre limit\u00e9e \u00e0 moins de 1 picoseconde (ce qui correspond \u00e0 environ 5 \u00e0 6 mils selon la valeur de Dk). Mettez en place un contr\u00f4le de phase dynamique plut\u00f4t qu'un contr\u00f4le de longueur statique afin de garantir un alignement continu.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-4\"><strong class=\"schema-how-to-step-name\">Effectuer une compensation de phase localis\u00e9e<\/strong> <p class=\"schema-how-to-step-text\">Acheminez les paires diff\u00e9rentielles avec le plus grand soin, en veillant \u00e0 corriger imm\u00e9diatement tout d\u00e9salignement g\u00e9om\u00e9trique caus\u00e9 par les pastilles des composants, les transitions de vias ou les coudes. Privil\u00e9giez des m\u00e9andres serr\u00e9s et localis\u00e9s. \u00c9vitez les structures de compensation de grande envergure et sinueuses, susceptibles d'introduire un couplage capacitif ou inductif ind\u00e9sirable.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-5\"><strong class=\"schema-how-to-step-name\">Validation par simulation \u00e9lectromagn\u00e9tique en 3D<\/strong> <p class=\"schema-how-to-step-text\">Avant de finaliser la conception, extrayez les canaux PCIe Gen 6 critiques \u00e0 l'aide d'un solveur \u00e9lectromagn\u00e9tique (EM) 3D \u00e0 onde compl\u00e8te. Analysez les param\u00e8tres S en mode mixte, en vous concentrant tout particuli\u00e8rement sur la perte d'insertion diff\u00e9rentielle (SDD21) et la conversion du mode diff\u00e9rentiel vers le mode commun (SCD21). Recherchez les creux de r\u00e9sonance marqu\u00e9s dans le profil SDD21, qui indiquent souvent un d\u00e9calage de phase non compens\u00e9. It\u00e9rez la conception en fonction des r\u00e9sultats de la simulation jusqu\u2019\u00e0 ce que le canal respecte le masque de conformit\u00e9 PCIe Gen 6.<\/p> <\/li><\/ol><\/div><p>La mise en \u0153uvre d'une strat\u00e9gie efficace de compensation du d\u00e9calage n\u00e9cessite une approche syst\u00e9matique, depuis la conception sch\u00e9matique jusqu'\u00e0 l'implantation physique et la simulation. Suivez ces \u00e9tapes pour garantir la conformit\u00e9 aux sp\u00e9cifications PCIe Gen 6.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Advanced_Considerations_for_64_GTs_Channels\"><\/span>Consid\u00e9rations avanc\u00e9es concernant les canaux \u00e0 64 GT\/s<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>\u00c0 mesure que les d\u00e9bits de donn\u00e9es continuent d'augmenter, la d\u00e9finition de la \u00ab longueur de trace \u00bb devient complexe. Les outils de conception de circuits imprim\u00e9s doivent \u00e9galement prendre en compte les transitions sur l'axe Z. La longueur des vias, en particulier la distance entre la couche sup\u00e9rieure et les couches de signaux internes, introduit des retards localis\u00e9s qui doivent \u00eatre compens\u00e9s de mani\u00e8re sym\u00e9trique.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Via_Stub_Management\"><\/span>Via la gestion des stubs<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Pour le PCIe Gen 6, les stubs de vias agissent comme des antennes r\u00e9sonnantes et doivent \u00eatre strictement contr\u00f4l\u00e9s. Le per\u00e7age en profondeur contr\u00f4l\u00e9 (backdrilling) ou l\u2019utilisation de vias aveugles\/enfouis est obligatoire pour \u00e9liminer les branches r\u00e9sonnantes susceptibles de cr\u00e9er des creux profonds dans le profil de perte d\u2019insertion du canal. Lors de la compensation du d\u00e9calage \u00e0 proximit\u00e9 des vias, veillez \u00e0 ce que la structure de compensation tienne compte de la longueur \u00e9lectrique du corps du via lui-m\u00eame. <strong>En savoir plus sur <a href=\"\/fr\/blog\/embedded-pcb-components-iot\/\">Composants embarqu\u00e9s : miniaturisation des appareils IoT gr\u00e2ce aux composants embarqu\u00e9s sur circuits imprim\u00e9s<\/a>.<\/strong><\/p>\n<h3><span class=\"ez-toc-section\" id=\"Surface_Roughness_Impact\"><\/span>Impact de la rugosit\u00e9 de surface<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Alors que le FWE d\u00e9termine la variation de phase, la rugosit\u00e9 de la surface du cuivre a un impact consid\u00e9rable sur la perte d\u2019insertion aux fr\u00e9quences de Nyquist de 32 GHz. L\u2019\u00ab effet de peau \u00bb oblige les courants \u00e0 haute fr\u00e9quence \u00e0 circuler le long de la surface externe de la piste en cuivre. Les traitements du cuivre plus rugueux (comme le RTF standard) augmentent la longueur de trajet effective, provoquant une att\u00e9nuation excessive et une dispersion de phase. Pr\u00e9voyez des feuilles de cuivre \u00e0 profil bas (LP), \u00e0 tr\u00e8s bas profil (VLP) ou \u00e0 profil ultra-bas (HVLP) afin de pr\u00e9server l\u2019int\u00e9grit\u00e9 du signal et de minimiser les d\u00e9phasages impr\u00e9visibles caus\u00e9s par les variations de rugosit\u00e9.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Conclusion\"><\/span>Conclusion<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>La conception de circuits imprim\u00e9s pour la norme PCIe Gen 6 n\u00e9cessite un changement radical dans la mani\u00e8re dont les ing\u00e9nieurs abordent l\u2019int\u00e9grit\u00e9 du signal. La vitesse extr\u00eamement \u00e9lev\u00e9e de la transmission PAM4 \u00e0 64 GT\/s r\u00e9duit consid\u00e9rablement la tol\u00e9rance vis-\u00e0-vis de toute imperfection des canaux. La gestion du d\u00e9calage entre paires ne se limite plus \u00e0 l'alignement des longueurs de pistes sur un plan 2D ; elle n\u00e9cessite une approche holistique qui prend en compte la g\u00e9om\u00e9trie 3D de l'interconnexion, la structure microscopique des mat\u00e9riaux di\u00e9lectriques et le comportement dynamique des ondes \u00e9lectromagn\u00e9tiques. En g\u00e9rant rigoureusement l\u2019effet \u00ab Fiber Weave \u00bb, en mettant en \u0153uvre une compensation de phase localis\u00e9e et en s\u2019appuyant sur une simulation \u00e9lectromagn\u00e9tique avanc\u00e9e, les ing\u00e9nieurs peuvent d\u00e9ployer avec succ\u00e8s des architectures PCIe Gen 6 robustes et fiables. <strong>En savoir plus sur <a href=\"\/fr\/blog\/return-path-optimization-si\/\">Optimisation du chemin de retour : conception de plans de r\u00e9f\u00e9rence solides pour l'int\u00e9grit\u00e9 du signal \u00e0 haute fr\u00e9quence<\/a>.<\/strong><\/p>\n<h2><span class=\"ez-toc-section\" id=\"Frequently_Asked_Questions_FAQ\"><\/span>Foire aux questions (FAQ)<span class=\"ez-toc-section-end\"><\/span><\/h2><div class=\"schema-faq wp-block-yoast-faq-block\"><div class=\"schema-faq-section\" id=\"faq-question-1\"><strong class=\"schema-faq-question\">Quel est le d\u00e9calage maximal admissible entre deux signaux d'une paire diff\u00e9rentielle PCIe Gen 6 ?<\/strong> <p class=\"schema-faq-answer\">Bien que le budget exact d\u00e9pende de la composition globale du canal (bo\u00eetiers en silicium, connecteurs, c\u00e2bles), la r\u00e8gle empirique g\u00e9n\u00e9ralement admise pour la partie circuit imprim\u00e9 d\u2019une liaison PCIe Gen 6 consiste \u00e0 maintenir le d\u00e9calage intra-paire en dessous de 1 \u00e0 2 picosecondes (soit environ 5 \u00e0 10 mils de longueur de piste, selon le mat\u00e9riau). M\u00eame cette faible valeur peut d\u00e9grader consid\u00e9rablement le diagramme en \u0153il PAM4.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-2\"><strong class=\"schema-faq-question\">Pourquoi ne puis-je pas simplement compenser la diff\u00e9rence de longueur du c\u00f4t\u00e9 du r\u00e9cepteur ?<\/strong> <p class=\"schema-faq-answer\">Si un d\u00e9phasage appara\u00eet en amont du circuit (par exemple, au niveau de la sortie du bo\u00eetier de l'\u00e9metteur), il g\u00e9n\u00e8re une composante de signal en mode commun. Les signaux diff\u00e9rentiels et en mode commun se propageant \u00e0 des vitesses l\u00e9g\u00e8rement diff\u00e9rentes dans les sections transversales standard des circuits imprim\u00e9s, la relation de phase d\u00e9rive au fur et \u00e0 mesure que le signal se propage. Une compensation \u00e0 l'extr\u00e9mit\u00e9 oppos\u00e9e peut permettre d'adapter la longueur physique, mais ne parviendra pas \u00e0 r\u00e9aligner correctement la phase diff\u00e9rentielle sur toutes les fr\u00e9quences, ce qui entra\u00eene une d\u00e9gradation du signal.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-3\"><strong class=\"schema-faq-question\">Quel est le meilleur trac\u00e9, en zigzag ou en diagonale, pour att\u00e9nuer l'effet d'entrelacement des fibres ?<\/strong> <p class=\"schema-faq-answer\">Le routage diagonal (hors axe) est g\u00e9n\u00e9ralement consid\u00e9r\u00e9 comme plus efficace et plus r\u00e9gulier pour att\u00e9nuer l'effet FWE. Le routage en zigzag peut parfois entra\u00eener de l\u00e9g\u00e8res discontinuit\u00e9s d'imp\u00e9dance aux points d'inflexion, en particulier si les segments en zigzag sont courts par rapport \u00e0 la longueur d'onde du signal. Toutefois, si l'espace disponible sur la carte ou sa forme emp\u00eache un routage diagonal ou la rotation du panneau, le routage en zigzag constitue une alternative viable lorsqu'il est correctement simul\u00e9.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-4\"><strong class=\"schema-faq-question\">Dois-je m'inqui\u00e9ter du d\u00e9calage entre paires dans le PCIe Gen 6 ?<\/strong> <p class=\"schema-faq-answer\">L'architecture PCIe g\u00e8re intrins\u00e8quement le d\u00e9calage entre paires (d\u00e9calage de voie \u00e0 voie) au niveau du protocole et du circuit int\u00e9gr\u00e9 gr\u00e2ce \u00e0 un processus appel\u00e9 \u00ab correction du d\u00e9calage entre voies \u00bb (lane deskewing) lors de l'apprentissage de la liaison. Par cons\u00e9quent, les concepteurs de circuits imprim\u00e9s disposent de tol\u00e9rances beaucoup plus larges pour l'alignement des longueurs entre paires (souvent jusqu'\u00e0 plusieurs pouces) par rapport aux contraintes extr\u00eamement strictes requises pour le d\u00e9calage intra-paire.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-5\"><strong class=\"schema-faq-question\">En quoi la transmission PAM4 rend-elle la compensation du skew plus cruciale que dans les g\u00e9n\u00e9rations pr\u00e9c\u00e9dentes de PCIe ?<\/strong> <p class=\"schema-faq-answer\">La technologie PAM4 utilise quatre niveaux de tension pour transmettre deux bits par symbole, ce qui r\u00e9duit la hauteur verticale de l'\u0153il (rapport signal\/bruit) d'un facteur d'environ trois par rapport \u00e0 la modulation NRZ utilis\u00e9e dans les normes PCIe Gen 5 et ant\u00e9rieures. La marge de tol\u00e9rance au bruit et \u00e0 la gigue \u00e9tant nettement r\u00e9duite, toute distorsion induite par un d\u00e9calage de phase a un impact disproportionn\u00e9 sur le taux d'erreur binaire (BER) dans un syst\u00e8me PAM4.<\/p> <\/div> <\/div>","protected":false},"excerpt":{"rendered":"<p>Introduction to PCIe Gen 6 Signal Integrity Challenges The transition to Peripheral Component Interconnect Express (PCIe) Generation 6 introduces unprecedented challenges in high-speed printed circuit board (PCB) design. Operating at 64 GigaTransfers per second (GT\/s) and utilizing Pulse Amplitude Modulation 4-level (PAM4) signaling, PCIe Gen 6 demands stringent signal integrity (SI) management. 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