{"id":6244,"date":"2026-09-14T08:00:00","date_gmt":"2026-09-14T00:00:00","guid":{"rendered":"https:\/\/www.topfastpcb.com\/?p=6244"},"modified":"2026-08-05T18:11:45","modified_gmt":"2026-08-05T10:11:45","slug":"skew-compensation-fwe-pcb","status":"publish","type":"post","link":"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/","title":{"rendered":"Compensa\u00e7\u00e3o de desvio: gest\u00e3o do efeito de entrela\u00e7amento das fibras (FWE) e ajuste do comprimento para PCIe Gen 6"},"content":{"rendered":"<div id=\"ez-toc-container\" class=\"ez-toc-v2_0_74 counter-hierarchy ez-toc-counter ez-toc-custom ez-toc-container-direction\">\n<div class=\"ez-toc-title-container\">\n<p class=\"ez-toc-title\" style=\"cursor:inherit\">\u00cdndice<\/p>\n<span class=\"ez-toc-title-toggle\"><\/span><\/div>\n<nav><ul class='ez-toc-list ez-toc-list-level-1' ><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-1\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Introduction_to_PCIe_Gen_6_Signal_Integrity_Challenges\" >Introdu\u00e7\u00e3o aos desafios de integridade de sinal da PCIe Gen 6<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-2\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Understanding_Skew_in_High-Speed_Differential_Pairs\" >Compreender o desvio em pares diferenciais de alta velocidade<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-3\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#In-Pair_Skew_Intra-Pair_Skew\" >Desvio intra-par (In-Pair Skew)<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-4\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Factors_Contributing_to_Skew\" >Fatores que contribuem para a assimetria<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-5\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#The_Fiber_Weave_Effect_FWE_Explained\" >O efeito \u00abFiber Weave\u00bb (FWE) explicado<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-6\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#The_Microscopic_Dielectric_Imbalance\" >O desequil\u00edbrio diel\u00e9trico microsc\u00f3pico<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-7\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Mitigation_Strategies_for_FWE\" >Estrat\u00e9gias de mitiga\u00e7\u00e3o para a FWE<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-8\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Precision_Length_Matching_and_Phase_Compensation\" >Ajuste preciso do comprimento e compensa\u00e7\u00e3o de fase<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-9\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Phase_Compensation_at_the_Source\" >Compensa\u00e7\u00e3o de fase na fonte<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-10\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Corner_and_Bend_Management\" >Gest\u00e3o de curvas e viragens<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-11\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#How_to_Implement_Skew_Compensation_for_PCIe_Gen_6_Step-by-Step_Guide\" >Como implementar a compensa\u00e7\u00e3o de desvio para PCIe Gen 6 (Guia passo a passo)<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-12\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Advanced_Considerations_for_64_GTs_Channels\" >Considera\u00e7\u00f5es avan\u00e7adas para canais de 64 GT\/s<\/a><ul class='ez-toc-list-level-3' ><li class='ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-13\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Via_Stub_Management\" >Atrav\u00e9s da gest\u00e3o de stubs<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-3'><a class=\"ez-toc-link ez-toc-heading-14\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Surface_Roughness_Impact\" >Impacto da rugosidade da superf\u00edcie<\/a><\/li><\/ul><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-15\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Conclusion\" >Conclus\u00e3o<\/a><\/li><li class='ez-toc-page-1 ez-toc-heading-level-2'><a class=\"ez-toc-link ez-toc-heading-16\" href=\"https:\/\/www.topfastpcb.com\/pt\/blog\/skew-compensation-fwe-pcb\/#Frequently_Asked_Questions_FAQ\" >Perguntas frequentes (FAQ)<\/a><\/li><\/ul><\/nav><\/div>\n<h2><span class=\"ez-toc-section\" id=\"Introduction_to_PCIe_Gen_6_Signal_Integrity_Challenges\"><\/span>Introdu\u00e7\u00e3o aos desafios de integridade de sinal da PCIe Gen 6<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>A transi\u00e7\u00e3o para a 6.\u00aa gera\u00e7\u00e3o da Peripheral Component Interconnect Express (PCIe) apresenta desafios sem precedentes na conce\u00e7\u00e3o de placas de circuito impresso (PCB) de alta velocidade. Operando a 64 GigaTransfers por segundo (GT\/s) e utilizando sinaliza\u00e7\u00e3o por Modula\u00e7\u00e3o de Amplitude de Impulso de 4 n\u00edveis (PAM4), a PCIe de 6.\u00aa gera\u00e7\u00e3o exige uma gest\u00e3o rigorosa da integridade do sinal (SI). A PAM4 codifica dois bits por s\u00edmbolo utilizando quatro n\u00edveis de tens\u00e3o, o que reduz significativamente a rela\u00e7\u00e3o sinal-ru\u00eddo (SNR) e a altura do olho em compara\u00e7\u00e3o com a sinaliza\u00e7\u00e3o Non-Return-to-Zero (NRZ) utilizada nas gera\u00e7\u00f5es anteriores.<\/p>\n<p>Neste ambiente de alta frequ\u00eancia e margens reduzidas, mesmo picossegundos de desfasamento entre as curvas positiva (P) e negativa (N) de um par diferencial podem colapsar completamente o diagrama de olho do sinal. Este desfasamento, comummente designado por \u00abskew\u00bb, traduz-se na convers\u00e3o do modo diferencial para o modo comum, no aumento da interfer\u00eancia eletromagn\u00e9tica (EMI) e em resson\u00e2ncias devastadoras de perda de inser\u00e7\u00e3o. Para garantir um treino de liga\u00e7\u00e3o robusto e baixas taxas de erro de bits (BER), os engenheiros de PCB devem implementar estrat\u00e9gias rigorosas de compensa\u00e7\u00e3o de skew, com especial \u00eanfase na mitiga\u00e7\u00e3o do Efeito de Entrela\u00e7amento da Fibra (FWE) e na execu\u00e7\u00e3o de protocolos rigorosos de correspond\u00eancia de comprimento.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Understanding_Skew_in_High-Speed_Differential_Pairs\"><\/span>Compreender o desvio em pares diferenciais de alta velocidade<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>O desfasamento nos pares diferenciais manifesta-se de duas formas principais: desfasamento dentro do par e desfasamento entre pares. No caso de liga\u00e7\u00f5es em s\u00e9rie como a PCIe Gen 6, que integram a recupera\u00e7\u00e3o do rel\u00f3gio no fluxo de dados, o desfasamento dentro do par \u00e9 o par\u00e2metro mais cr\u00edtico a controlar.<\/p>\n<div style=\"text-align: center;\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1.jpg\" alt=\"Compensa\u00e7\u00e3o de distor\u00e7\u00e3o\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6417\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-1-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/div>\n<h3><span class=\"ez-toc-section\" id=\"In-Pair_Skew_Intra-Pair_Skew\"><\/span>Desvio intra-par (In-Pair Skew)<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>O desfasamento no par (in-pair skew) \u00e9 a diferen\u00e7a no atraso de propaga\u00e7\u00e3o entre os tra\u00e7os n\u00e3o inversor e inversor de um \u00fanico par diferencial. Idealmente, os sinais transmitidos simultaneamente devem chegar ao recetor precisamente ao mesmo tempo e com um desfasamento de 180 graus. Quando ocorre desfasamento, os sinais deixam de se anular perfeitamente. Este desalinhamento faz com que uma parte do sinal diferencial seja convertida num sinal de modo comum. Os sinais de modo comum s\u00e3o altamente indesej\u00e1veis, uma vez que n\u00e3o beneficiam da imunidade ao ru\u00eddo da transmiss\u00e3o diferencial, aumentam as emiss\u00f5es de EMI e criam quedas de resson\u00e2ncia no perfil de perda de inser\u00e7\u00e3o diferencial (SDD21). Para o PCIe Gen 6, o or\u00e7amento total admiss\u00edvel de desfasamento por par ao longo de todo o canal \u00e9 normalmente da ordem de alguns picossegundos.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Factors_Contributing_to_Skew\"><\/span>Fatores que contribuem para a assimetria<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>V\u00e1rios fatores contribuem para o desvio entre pares no tra\u00e7ado de placas de circuito impresso:<br \/>&#8211; <strong>Roteamento assim\u00e9trico:<\/strong> Comprimentos de tra\u00e7o incompat\u00edveis devido a curvas, vias ou liga\u00e7\u00f5es de componentes n\u00e3o compensadas.<br \/>&#8211; <strong>Varia\u00e7\u00f5es do tecido de vidro:<\/strong> As inconsist\u00eancias microsc\u00f3picas nos materiais do substrato da placa de circuito impresso.<br \/>&#8211; <strong>Rugosidade da superf\u00edcie do cobre:<\/strong> Varia\u00e7\u00f5es no perfil f\u00edsico do tra\u00e7o de cobre, embora sejam normalmente um fator secund\u00e1rio para a fase.<br \/>&#8211; <strong>Discontinuidades nos conectores e nas embalagens:<\/strong> Geometrias de pinagem que, por natureza, introduzem disparidades de comprimento.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"The_Fiber_Weave_Effect_FWE_Explained\"><\/span>O efeito \u00abFiber Weave\u00bb (FWE) explicado<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Na fabrica\u00e7\u00e3o de placas de circuito impresso (PCB) de alta velocidade, o material diel\u00e9trico \u00e9 normalmente composto por uma matriz de refor\u00e7o de fibra de vidro impregnada com uma resina ep\u00f3xi (como os materiais FR4, Megtron ou Rogers). A fibra de vidro proporciona rigidez estrutural, enquanto a resina atua como aglutinante. No entanto, estes dois materiais apresentam constantes diel\u00e9tricas (Dk) significativamente diferentes. As fibras de vidro t\u00eam, geralmente, um valor de Dk mais elevado (cerca de 6,0) em compara\u00e7\u00e3o com a resina circundante (cerca de 3,0).<\/p>\n<h3><span class=\"ez-toc-section\" id=\"The_Microscopic_Dielectric_Imbalance\"><\/span>O desequil\u00edbrio diel\u00e9trico microsc\u00f3pico<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Ao tra\u00e7ar pares diferenciais sobre este substrato heterog\u00e9neo, o alinhamento f\u00edsico das faixas em rela\u00e7\u00e3o \u00e0 trama de vidro torna-se uma vari\u00e1vel cr\u00edtica. Se a pista positiva de um par diferencial for encaminhada diretamente sobre um feixe denso de vidro, enquanto a pista negativa for encaminhada sobre um espa\u00e7o rico em resina (a \u00abjanela\u00bb), os dois sinais estar\u00e3o sujeitos a constantes diel\u00e9tricas efetivas diferentes.<\/p>\n<div style=\"text-align: center;\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2.jpg\" alt=\"Compensa\u00e7\u00e3o de distor\u00e7\u00e3o\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6418\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-2-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/div>\n<p>Uma vez que a velocidade de propaga\u00e7\u00e3o de um sinal eletromagn\u00e9tico \u00e9 inversamente proporcional \u00e0 raiz quadrada da constante diel\u00e9trica, o sinal que percorre o feixe de vidro com maior Dk propagar-se-\u00e1 mais lentamente do que o sinal que percorre o intervalo de resina com menor Dk. Esta disparidade de velocidade introduz uma diferen\u00e7a no atraso de propaga\u00e7\u00e3o, gerando um desfasamento no par totalmente independente do comprimento f\u00edsico do tra\u00e7o. Este fen\u00f3meno \u00e9 conhecido como Efeito de Entrela\u00e7amento de Fibras (FWE).<\/p>\n<p>A frequ\u00eancias de Nyquist de 32 GHz para o PCIe Gen 6, mesmo um pequeno desvio induzido por FWE pode esgotar todo o or\u00e7amento de erros. Os padr\u00f5es de tecelagem de vidro padr\u00e3o, como o 106 ou o 1080, apresentam espa\u00e7os acentuados entre os feixes, o que os torna altamente suscet\u00edveis ao FWE.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Mitigation_Strategies_for_FWE\"><\/span>Estrat\u00e9gias de mitiga\u00e7\u00e3o para a FWE<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Para gerir o FWE em projetos de PCIe Gen 6, os engenheiros de PCB devem recorrer a uma ou a uma combina\u00e7\u00e3o das seguintes t\u00e9cnicas: <strong>Saiba mais sobre <a href=\"\/pt\/blog\/bga-underfill-pcba\/\">Preenchimento de BGA: Aumentar a fiabilidade da PCBA face a choques mec\u00e2nicos e tens\u00f5es t\u00e9rmicas<\/a>.<\/strong><\/p>\n<ul>\n<li><strong>Vidro espalhado mecanicamente:<\/strong> Utilizando laminados avan\u00e7ados que incorporam fios de vidro espalhados ou achatados mecanicamente (por exemplo, os padr\u00f5es de tecelagem 1078, 1086, 2116 e 3313). Estes padr\u00f5es de tecelagem minimizam as janelas de resina, proporcionando um perfil de Dk mais homog\u00e9neo \u00e0s pistas.<\/li>\n<li><strong>Roteamento diagonal:<\/strong> Tra\u00e7ar as pistas de alta velocidade num \u00e2ngulo (normalmente entre 10 e 15 graus) em rela\u00e7\u00e3o ao eixo X-Y principal da malha da placa de circuito impresso. Isto garante que ambas as pistas atravessem alternadamente os feixes de vidro e os espa\u00e7os de resina de forma equitativa, equilibrando as varia\u00e7\u00f5es de Dk ao longo do comprimento do percurso.<\/li>\n<li><strong>Roteamento em ziguezague:<\/strong> Se o tra\u00e7ado diagonal n\u00e3o for vi\u00e1vel devido a restri\u00e7\u00f5es relacionadas com a forma ou a densidade da placa, um tra\u00e7ado num padr\u00e3o sutil em ziguezague pode permitir obter um efeito de m\u00e9dia semelhante.<\/li>\n<li><strong>Ilustra\u00e7\u00e3o rodada:<\/strong> O fabricante de placas de circuito impresso pode rodar todo o desenho do painel num \u00e2ngulo espec\u00edfico em rela\u00e7\u00e3o \u00e0 folha de laminado durante o fabrico, simulando eficazmente o fresamento diagonal para tra\u00e7os ortogonais.<\/li>\n<\/ul>\n<h2><span class=\"ez-toc-section\" id=\"Precision_Length_Matching_and_Phase_Compensation\"><\/span>Ajuste preciso do comprimento e compensa\u00e7\u00e3o de fase<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>Embora a mitiga\u00e7\u00e3o do FWE estabilize a velocidade de propaga\u00e7\u00e3o, os comprimentos f\u00edsicos dos tra\u00e7os t\u00eam ainda de ser cuidadosamente ajustados para eliminar o desvio geom\u00e9trico. No caso do PCIe Gen 6, o simples ajuste de comprimentos n\u00e3o \u00e9 suficiente; \u00e9 necess\u00e1rio alcan\u00e7ar uma verdadeira compensa\u00e7\u00e3o de fase.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Phase_Compensation_at_the_Source\"><\/span>Compensa\u00e7\u00e3o de fase na fonte<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Uma regra fundamental do encaminhamento de alta velocidade \u00e9 que as discrep\u00e2ncias de comprimento devem ser compensadas exatamente no local onde ocorrem. Se uma discrep\u00e2ncia for gerada numa sa\u00edda de um BGA ou num pino de conector, a estrutura de compensa\u00e7\u00e3o em ziguezague (ou estrutura em \u00abtrombone\u00bb ou \u00abacorde\u00e3o\u00bb) deve ser colocada imediatamente junto a essa descontinuidade.<\/p>\n<p>Se se permitir que uma discrep\u00e2ncia de comprimento se propague ao longo do canal antes de ser corrigida, a convers\u00e3o do modo diferencial para o modo comum j\u00e1 ter\u00e1 ocorrido. O sinal em modo comum propagar-se-\u00e1 a uma velocidade ligeiramente diferente da do sinal diferencial, devido \u00e0s caracter\u00edsticas de dispers\u00e3o modal das microfitas e das linhas de fita. A compensa\u00e7\u00e3o na extremidade oposta pode corrigir o comprimento em corrente cont\u00ednua, mas n\u00e3o conseguir\u00e1 realinhar a fase em corrente alternada em toda a banda de frequ\u00eancias. <strong>Saiba mais sobre <a href=\"\/pt\/blog\/extreme-thermal-cycling-aerospace-pcb\/\">Ciclos t\u00e9rmicos extremos: Testes de fiabilidade e sele\u00e7\u00e3o de materiais para placas de circuito impresso (PCB) do setor aeroespacial<\/a>.<\/strong><\/p>\n<h3><span class=\"ez-toc-section\" id=\"Corner_and_Bend_Management\"><\/span>Gest\u00e3o de curvas e viragens<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Quando um par diferencial percorre uma curva, o tra\u00e7o exterior percorre, por natureza, uma dist\u00e2ncia maior do que o tra\u00e7o interior. No caso da PCIe Gen 6, estas curvas t\u00eam de ser cuidadosamente geridas. Os projetistas de sistemas de alta velocidade utilizam normalmente sali\u00eancias desacopladas ou geometrias especializadas de correspond\u00eancia de fase imediatamente a seguir a uma curva, para igualar o comprimento el\u00e9trico. Em alternativa, a utiliza\u00e7\u00e3o de acoplamento estreito e arcos suaves, em vez de \u00e2ngulos agudos de 45 graus, pode minimizar a descontinuidade da imped\u00e2ncia diferencial e a gera\u00e7\u00e3o de desfasamento localizado.<\/p>\n<h2><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation.jpg\" alt=\"Compensa\u00e7\u00e3o de distor\u00e7\u00e3o\" width=\"600\" height=\"400\" class=\"aligncenter size-full wp-image-6416\" srcset=\"https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation.jpg 600w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-300x200.jpg 300w, https:\/\/www.topfastpcb.com\/wp-content\/uploads\/2026\/08\/Skew-Compensation-18x12.jpg 18w\" sizes=\"auto, (max-width: 600px) 100vw, 600px\" \/><\/h2>\n<h2><span class=\"ez-toc-section\" id=\"How_to_Implement_Skew_Compensation_for_PCIe_Gen_6_Step-by-Step_Guide\"><\/span>Como implementar a compensa\u00e7\u00e3o de desvio para PCIe Gen 6 (Guia passo a passo)<span class=\"ez-toc-section-end\"><\/span><\/h2><div class=\"schema-how-to wp-block-yoast-how-to-block\"><p class=\"schema-how-to-description\">Siga estas regras de engenharia.<\/p> <ol class=\"schema-how-to-steps\"><li class=\"schema-how-to-step\" id=\"how-to-step-1\"><strong class=\"schema-how-to-step-name\">Selecione o material diel\u00e9trico e a trama de vidro adequados<\/strong> <p class=\"schema-how-to-step-text\">Comece por consultar o seu fabricante de PCB e o seu fornecedor de laminados. Especifique materiais de perda ultrabaixa com uma arquitetura de tecido de vidro plano ou espalhado mecanicamente (como o 2116 ou o 3313). Certifique-se de que as caracter\u00edsticas Dk e Df do material se mant\u00eam est\u00e1veis ao longo do espectro de frequ\u00eancias at\u00e9, pelo menos, 40 GHz.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-2\"><strong class=\"schema-how-to-step-name\">Definir a estrat\u00e9gia de encaminhamento para a mitiga\u00e7\u00e3o de FWE<\/strong> <p class=\"schema-how-to-step-text\">Determine como o FWE ser\u00e1 tratado com base no formato da placa e nas restri\u00e7\u00f5es de fabrico. Se o layout o permitir, estabele\u00e7a uma regra de projeto global para encaminhar todos os pares diferenciais PCIe Gen 6 num \u00e2ngulo de 10 a 15 graus em rela\u00e7\u00e3o aos eixos ortogonais. Caso contr\u00e1rio, imponha o encaminhamento em ziguezague ou negocie a rota\u00e7\u00e3o do painel com o fabricante.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-3\"><strong class=\"schema-how-to-step-name\">Estabelecer regras rigorosas de correspond\u00eancia do comprimento entre pares<\/strong> <p class=\"schema-how-to-step-text\">Configure o gestor de restri\u00e7\u00f5es da sua ferramenta EDA para aplicar regras rigorosas de correspond\u00eancia de comprimento entre pares. Para um funcionamento a 64 GT\/s, a toler\u00e2ncia de fase din\u00e2mica entre pares deve ser limitada a menos de 1 picosegundo (o que corresponde a cerca de 5-6 mils, dependendo do Dk). Configure a verifica\u00e7\u00e3o da fase din\u00e2mica em vez da verifica\u00e7\u00e3o est\u00e1tica do comprimento para garantir um alinhamento cont\u00ednuo.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-4\"><strong class=\"schema-how-to-step-name\">Efetuar a compensa\u00e7\u00e3o de fase localizada<\/strong> <p class=\"schema-how-to-step-text\">Efetue o tra\u00e7ado dos pares diferenciais meticulosamente, garantindo que qualquer desfasamento geom\u00e9trico introduzido pelos pads dos componentes, pelas transi\u00e7\u00f5es das vias ou pelas curvas seja corrigido imediatamente. Utilize meandros apertados e localizados. Evite estruturas de compensa\u00e7\u00e3o amplas e sinuosas que possam introduzir acoplamento capacitivo ou indutivo indesejado.<\/p> <\/li><li class=\"schema-how-to-step\" id=\"how-to-step-5\"><strong class=\"schema-how-to-step-name\">Validar atrav\u00e9s de simula\u00e7\u00e3o eletromagn\u00e9tica 3D<\/strong> <p class=\"schema-how-to-step-text\">Antes de finalizar o layout, extraia os canais cr\u00edticos de PCIe Gen 6 utilizando um solucionador eletromagn\u00e9tico (EM) 3D de onda completa. Analise os par\u00e2metros S em modo misto, com especial aten\u00e7\u00e3o \u00e0 perda de inser\u00e7\u00e3o diferencial (SDD21) e \u00e0 convers\u00e3o de modo diferencial para modo comum (SCD21). Procure quedas acentuadas de resson\u00e2ncia no perfil SDD21, que frequentemente indicam um desfasamento n\u00e3o compensado. Refa\u00e7a o layout com base no feedback da simula\u00e7\u00e3o at\u00e9 que o canal cumpra a m\u00e1scara de conformidade PCIe Gen 6.<\/p> <\/li><\/ol><\/div><p>A implementa\u00e7\u00e3o de uma estrat\u00e9gia robusta de compensa\u00e7\u00e3o de desvio requer uma abordagem sistem\u00e1tica, desde a captura esquem\u00e1tica at\u00e9 ao layout f\u00edsico e \u00e0 simula\u00e7\u00e3o. Siga estes passos para garantir a conformidade com as especifica\u00e7\u00f5es da PCIe Gen 6.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Advanced_Considerations_for_64_GTs_Channels\"><\/span>Considera\u00e7\u00f5es avan\u00e7adas para canais de 64 GT\/s<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>\u00c0 medida que as velocidades de transmiss\u00e3o de dados continuam a aumentar, a defini\u00e7\u00e3o de \u00abcomprimento do tra\u00e7o\u00bb torna-se mais complexa. As ferramentas de conce\u00e7\u00e3o de PCB t\u00eam de ter tamb\u00e9m em conta as transi\u00e7\u00f5es no eixo Z. O comprimento das vias, especialmente a dist\u00e2ncia entre a camada superior e as camadas de sinal internas, introduz atrasos localizados que t\u00eam de ser compensados simetricamente.<\/p>\n<h3><span class=\"ez-toc-section\" id=\"Via_Stub_Management\"><\/span>Atrav\u00e9s da gest\u00e3o de stubs<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>No caso da PCIe Gen 6, os stubs das vias funcionam como antenas ressonantes e devem ser rigorosamente controlados. \u00c9 obrigat\u00f3rio recorrer \u00e0 perfura\u00e7\u00e3o reversa (perfura\u00e7\u00e3o com profundidade controlada) ou \u00e0 utiliza\u00e7\u00e3o de vias cegas\/enterradas para eliminar os ramal ressonantes que podem criar pontos de nulo profundos no perfil de perda de inser\u00e7\u00e3o do canal. Ao compensar o desvio junto \u00e0s vias, certifique-se de que a estrutura de compensa\u00e7\u00e3o tem em conta o comprimento el\u00e9trico do pr\u00f3prio corpo da via. <strong>Saiba mais sobre <a href=\"\/pt\/blog\/embedded-pcb-components-iot\/\">Componentes incorporados: Miniaturiza\u00e7\u00e3o de dispositivos IoT com componentes incorporados em placas de circuito impresso<\/a>.<\/strong><\/p>\n<h3><span class=\"ez-toc-section\" id=\"Surface_Roughness_Impact\"><\/span>Impacto da rugosidade da superf\u00edcie<span class=\"ez-toc-section-end\"><\/span><\/h3>\n<p>Embora o FWE determine a varia\u00e7\u00e3o de fase, a rugosidade da superf\u00edcie do cobre tem um impacto profundo na perda de inser\u00e7\u00e3o \u00e0s frequ\u00eancias de Nyquist de 32 GHz. O \u00abefeito de pele\u00bb obriga as correntes de alta frequ\u00eancia a percorrerem a superf\u00edcie exterior do tra\u00e7o de cobre. Os tratamentos de cobre mais rugosos (como o RTF padr\u00e3o) aumentam o comprimento efetivo do percurso, causando atenua\u00e7\u00e3o excessiva e dispers\u00e3o de fase. Especifique folhas de cobre de perfil baixo (LP), de perfil muito baixo (VLP) ou de perfil hiper-baixo (HVLP) para preservar a integridade do sinal e minimizar as mudan\u00e7as de fase imprevis\u00edveis causadas por varia\u00e7\u00f5es de rugosidade.<\/p>\n<h2><span class=\"ez-toc-section\" id=\"Conclusion\"><\/span>Conclus\u00e3o<span class=\"ez-toc-section-end\"><\/span><\/h2>\n<p>A conce\u00e7\u00e3o de placas de circuito impresso (PCB) para PCIe Gen 6 exige uma mudan\u00e7a de paradigma na forma como os engenheiros abordam a integridade do sinal. A elevada velocidade da sinaliza\u00e7\u00e3o PAM4 a 64 GT\/s reduz drasticamente a toler\u00e2ncia a quaisquer imperfei\u00e7\u00f5es do canal. A gest\u00e3o do desfasamento entre pares j\u00e1 n\u00e3o se resume apenas a igualar os comprimentos dos tra\u00e7os num plano 2D; requer uma abordagem hol\u00edstica que abranja a geometria 3D da interconex\u00e3o, a estrutura microsc\u00f3pica dos materiais diel\u00e9tricos e o comportamento din\u00e2mico das ondas eletromagn\u00e9ticas. Ao gerir rigorosamente o \u00abFiber Weave Effect\u00bb, implementar compensa\u00e7\u00e3o de fase localizada e recorrer a simula\u00e7\u00e3o EM avan\u00e7ada, os engenheiros podem implementar com sucesso arquiteturas PCIe Gen 6 robustas e fi\u00e1veis. <strong>Saiba mais sobre <a href=\"\/pt\/blog\/return-path-optimization-si\/\">Otimiza\u00e7\u00e3o do caminho de retorno: conce\u00e7\u00e3o de planos de refer\u00eancia s\u00f3lidos para a integridade do sinal de alta frequ\u00eancia<\/a>.<\/strong><\/p>\n<h2><span class=\"ez-toc-section\" id=\"Frequently_Asked_Questions_FAQ\"><\/span>Perguntas frequentes (FAQ)<span class=\"ez-toc-section-end\"><\/span><\/h2><div class=\"schema-faq wp-block-yoast-faq-block\"><div class=\"schema-faq-section\" id=\"faq-question-1\"><strong class=\"schema-faq-question\">Qual \u00e9 o desvio m\u00e1ximo admiss\u00edvel entre pares para um par diferencial PCIe Gen 6?<\/strong> <p class=\"schema-faq-answer\">Embora o or\u00e7amento exato dependa da composi\u00e7\u00e3o total do canal (pacotes de sil\u00edcio, conectores, cabos), a regra geral para a parte da placa de circuito impresso (PCB) de uma liga\u00e7\u00e3o PCIe Gen 6 \u00e9 manter o desfasamento entre pares abaixo de 1 a 2 picossegundos (aproximadamente 5 a 10 mils de comprimento do tra\u00e7o, dependendo do material). Mesmo este valor reduzido pode degradar significativamente o diagrama de olho PAM4.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-2\"><strong class=\"schema-faq-question\">Porque \u00e9 que n\u00e3o posso simplesmente compensar a diferen\u00e7a de comprimento no lado do recetor?<\/strong> <p class=\"schema-faq-answer\">Se for introduzido um desvio no in\u00edcio do canal (por exemplo, na sa\u00edda do pacote do transmissor), isso cria uma componente de sinal em modo comum. Como os sinais diferenciais e em modo comum se propagam a velocidades ligeiramente diferentes nas sec\u00e7\u00f5es transversais padr\u00e3o das placas de circuito impresso (PCB), a rela\u00e7\u00e3o de fase sofre desvios \u00e0 medida que o sinal se propaga. A compensa\u00e7\u00e3o na extremidade oposta pode corresponder ao comprimento f\u00edsico, mas n\u00e3o conseguir\u00e1 realinhar corretamente a fase diferencial em todas as frequ\u00eancias, o que conduz \u00e0 degrada\u00e7\u00e3o do sinal.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-3\"><strong class=\"schema-faq-question\">Qual \u00e9 a melhor op\u00e7\u00e3o para mitigar o efeito de entrela\u00e7amento de fibras: o tra\u00e7ado em ziguezague ou o tra\u00e7ado diagonal?<\/strong> <p class=\"schema-faq-answer\">O tra\u00e7ado diagonal (tra\u00e7ado fora do eixo) \u00e9 geralmente considerado superior e mais consistente para mitigar o FWE. O tra\u00e7ado em ziguezague pode, por vezes, introduzir pequenas descontinuidades de imped\u00e2ncia nos pontos de inflex\u00e3o, especialmente se os segmentos em ziguezague forem curtos em rela\u00e7\u00e3o ao comprimento de onda do sinal. No entanto, se o espa\u00e7o ou a forma da placa impedirem o tra\u00e7ado diagonal ou a rota\u00e7\u00e3o do painel, o tra\u00e7ado em ziguezague constitui uma alternativa vi\u00e1vel, desde que devidamente simulado.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-4\"><strong class=\"schema-faq-question\">Tenho de me preocupar com o desvio entre pares na PCIe Gen 6?<\/strong> <p class=\"schema-faq-answer\">A arquitetura PCIe gere, por natureza, o desfasamento entre pares (desfasamento entre faixas) ao n\u00edvel do protocolo e do sil\u00edcio, atrav\u00e9s de um processo denominado \u00abcorre\u00e7\u00e3o de desfasamento entre faixas\u00bb durante o treino da liga\u00e7\u00e3o. Por conseguinte, os projetistas de placas de circuito impresso (PCB) disp\u00f5em de toler\u00e2ncias muito mais flex\u00edveis para a correspond\u00eancia de comprimento entre pares (muitas vezes at\u00e9 v\u00e1rias polegadas), em compara\u00e7\u00e3o com as restri\u00e7\u00f5es extremamente rigorosas exigidas para o desfasamento dentro do par.<\/p> <\/div> <div class=\"schema-faq-section\" id=\"faq-question-5\"><strong class=\"schema-faq-question\">De que forma a sinaliza\u00e7\u00e3o PAM4 torna a compensa\u00e7\u00e3o do desvio mais cr\u00edtica do que nas gera\u00e7\u00f5es anteriores da PCIe?<\/strong> <p class=\"schema-faq-answer\">O PAM4 utiliza quatro n\u00edveis de tens\u00e3o para transmitir dois bits por s\u00edmbolo, o que reduz a altura vertical do \u00abolho\u00bb (R\u00e1cio Sinal-Ru\u00eddo) em aproximadamente um fator de tr\u00eas, em compara\u00e7\u00e3o com a sinaliza\u00e7\u00e3o NRZ utilizada no PCIe Gen 5 e vers\u00f5es anteriores. Com uma margem significativamente menor para ru\u00eddo e jitter, qualquer distor\u00e7\u00e3o introduzida pelo desfasamento de fase tem um impacto desproporcionalmente grave na taxa de erros de bits (BER) num sistema PAM4.<\/p> <\/div> <\/div>","protected":false},"excerpt":{"rendered":"<p>Introduction to PCIe Gen 6 Signal Integrity Challenges The transition to Peripheral Component Interconnect Express (PCIe) Generation 6 introduces unprecedented challenges in high-speed printed circuit board (PCB) design. Operating at 64 GigaTransfers per second (GT\/s) and utilizing Pulse Amplitude Modulation 4-level (PAM4) signaling, PCIe Gen 6 demands stringent signal integrity (SI) management. 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