¿Cómo calcular la impedancia de una placa de circuito impreso?
El cálculo de la impedancia de la placa de circuito impreso garantiza la integridad de la señal, especialmente en circuitos de alta velocidad y RF.
1. Determinar el apilamiento y la geometría de la placa de circuito impreso
- Recuento de capas: Simple, doble o multicapa.
- Anchura de la huella (W) y espesor (T): Crítico para el control de la impedancia.
- Espesor dieléctrico (H): Distancia entre la capa de señal y el plano de referencia (por ejemplo, tierra).
- Peso de cobre: Normalmente de 0,5 oz (17,5 µm) a 2 oz (70 µm).
2. Identificar la constante dieléctrica (Dk o εᵣ).
- FR-4: ~4,3-4,8 (varía con la frecuencia).
- Rogers RO4003C: ~3,38 (baja pérdida para RF).
- Poliamida: ~3,5 (PCB flexibles).
- Nota: Dk disminuye ligeramente a frecuencias más altas.
3. Elija el método de cálculo de la impedancia
Microstrip (traza de la capa exterior sobre el plano de tierra):
Línea Tira (capa interior entre dos planos de tierra):
Par diferencial: Requiere espaciado (S) entre trazas.
4. Utilizar calculadoras o herramientas de impedancia
- Herramientas en línea: Saturn PCB Toolkit, Calculadora EEWeb.
- Software para PCB: Altium Designer, KiCad o Cadence incluyen calculadoras de impedancia integradas.
- Simuladores EM: Ansys HFSS, CST (para diseños avanzados).
5. Optimizar el diseño en función de los resultados
- Ajustar ancho de trazo (↑ anchura → ↓ impedancia).
- Modifique espesor dieléctrico (↑ H → ↑ impedancia).
- Ajustar distancia entre trazos para pares diferenciales.
- Seleccione materiales con el Dk adecuado (por ejemplo, Rogers para RF).
Ejemplo de cálculo (FR-4 Microstrip)
Dada:
- Ancho de trazo (W) = 0,2 mm
- Espesor dieléctrico (H) = 0,15 mm
- Espesor del cobre (T) = 0,035 mm
- εᵣ = 4,5
Utilizando la fórmula microstrip:
Coincide con la impedancia estándar de 50Ω para señales de RF.
Cómo tener en cuenta la integridad de la señal en Diseño de PCB?
1. Diseño
En el diseño de PCB, es importante tener en cuenta la disposición de las líneas de señal, las líneas de alimentación y las líneas de tierra, y evitar las interferencias causadas por el cruce de las líneas de señal, las líneas de alimentación y las líneas de tierra. Además, es esencial minimizar la longitud de las líneas de señal para reducir la diafonía y el retardo.
2. Adaptación de impedancias
Cuando se diseñan líneas de señal de alta velocidad, debe realizarse una adaptación de impedancias para garantizar que la impedancia de las líneas de señal coincida con la impedancia de la fuente de señal y la carga, evitando así la reflexión de la señal y la diafonía.
3. Enrutamiento de la línea de señal
En el diseño de PCB, el encaminamiento de las líneas de señal también afecta a la integridad de la señal y debe seguir ciertas reglas. Por ejemplo, las líneas de señal diferencial deben mantener un cierto espaciado y tenderse en paralelo, mientras que las líneas de señal de un solo extremo deben tenderse paralelas a las líneas de tierra, y los dobleces de las líneas de señal deben reducirse al mínimo.
4. Alimentación y toma de tierra
En el diseño de PCB, el diseño de la alimentación y la conexión a tierra también afecta a la integridad de la señal. Debe utilizarse una alimentación y una conexión a tierra estables, y la resistencia y la inductancia de la alimentación y la conexión a tierra deben reducirse al mínimo en la medida de lo posible.
5. Verificación de la simulación
Una vez finalizado el diseño de la placa de circuito impreso, es necesario verificar la simulación para garantizar que la integridad de la señal cumple los requisitos. La simulación permite detectar problemas como el retardo de la señal, la reflexión y la diafonía, y optimizar el diseño de la placa de circuito impreso.
¿Cómo tener en cuenta la compatibilidad electromagnética (CEM) en el diseño de placas de circuito impreso?
1. Disposición de la placa de circuito impreso para CEM
- Minimizar el enrutamiento paralelo: Evite largos tramos paralelos entre las líneas de señal y alimentación/tierra para reducir la diafonía y el acoplamiento electromagnético.
- Aislamiento de señales críticas: Separe las señales analógicas sensibles y de alta velocidad (p. ej., relojes, RF) de los circuitos ruidosos (p. ej., fuentes de alimentación conmutadas).
- Estrategia de apilamiento de capas:
- Utilice planos de tierra sólidos adyacentes a las capas de señal para proporcionar apantallamiento.
- Dirija las señales de alta velocidad en capas internas entre planos de tierra para su contención.
2. Técnicas de puesta a tierra
- Planos de tierra de baja impedancia: Utilice planos de tierra ininterrumpidos para minimizar los bucles de tierra y reducir las emisiones radiadas.
- Dividir el terreno con cuidado: Separe las masas analógicas/digitales sólo cuando sea necesario, con un único punto de conexión (por ejemplo, perla de ferrita o resistencia de 0Ω).
- Vía Costura: Coloque múltiples vías de tierra alrededor de las trazas de alta frecuencia o de los bordes de la placa para suprimir las resonancias de cavidad.
3. Filtrado y supresión
- Perlas de ferrita: Añadir a las líneas de alimentación/IO para bloquear el ruido de alta frecuencia.
- Condensadores de desacoplamiento: Colocar cerca de los pines de alimentación del CI (por ejemplo, 0,1μF + 1μF) para filtrar el ruido de alta y media frecuencia.
- Choques de modo común: Utilícelo en pares diferenciales (por ejemplo, USB, Ethernet) para suprimir la radiación en modo común.
4. Blindaje y diseño de interfaces
- Blindaje de cables: Utilice conectores apantallados (p. ej., USB, HDMI) con conexión a tierra de 360° al chasis.
- Blindaje a nivel de placa: Añada latas metálicas o revestimientos conductores sobre los circuitos sensibles de RF.
- Protección de los bordes: Aleje las trazas sensibles de los bordes de la placa; utilice trazas de protección o cobre conectado a tierra alrededor de ellas.
5. Simulación y pruebas
- Análisis previo al diseño: Utilice herramientas como ANSYS HFSS o CST para modelar los puntos críticos de radiación.
- Verificación posterior al diseño:
- Realizar exploraciones de campo cercano para identificar las fuentes de emisión.
- Realice pruebas de conformidad (por ejemplo, FCC, CE) para emisiones radiadas/conductadas.
- Iteración del diseño: Optimice en función de los resultados de las pruebas (por ejemplo, añadiendo resistencias de terminación o ajustando el espaciado de las trazas).
Ejemplos de correcciones:
- Un reloj de 100 MHz irradia en exceso: Añada resistencias de terminación en serie o diríjalo entre planos de tierra.
- Ruido de la fuente de alimentación conmutada: Implementar filtros π (LC) en la entrada/salida.
Mediante la integración de estas prácticas, las placas de circuito impreso pueden cumplir las normas CEM (por ejemplo, IEC 61000) minimizando los costosos rediseños. Realice siempre prototipos y pruebas con antelación.
¿Cómo tener en cuenta la integridad de potencia (PI) en el diseño de placas de circuito impreso?
1. Disposición de la traza de potencia
- Huellas cortas y anchas: Minimice la resistencia (R) y la inductancia parásita (L) para reducir la caída de tensión y el ruido.
- Evitar el enrutamiento paralelo con trazados de señales: Evita que el ruido de alimentación se acople a señales sensibles (por ejemplo, relojes, circuitos analógicos).
- Estrategia de capas:
- En placas multicapa, dedique capas enteras a los planos de potencia y tierra.
- Los raíles de alimentación críticos (por ejemplo, el voltaje del núcleo de la CPU) deben tener planos de alimentación dedicados.
2. Filtrado de potencia
- Condensadores de desacoplamiento:
- Condensadores electrolíticos a granel (10-100μF) en las entradas de alimentación para estabilizar la tensión.
- Condensadores cerámicos pequeños (0,1μF) cerca de los pines del CI para filtrar el ruido de alta frecuencia.
- Filtros LC:
- Añade filtros π (condensador + inductor) para los módulos sensibles al ruido (por ejemplo, PLLs).
3. Alimentación y toma de tierra
- Vías de retorno de baja impedancia:
- Utilice planos de tierra sólidos; evite divisiones que provoquen discontinuidades de impedancia.
- Vías múltiples para conectar los planos de potencia/tierra (reduce la inductancia de la vía).
- Conexión a tierra en estrella:
- Circuitos sensibles y de alta potencia separados, con un único punto de conexión a tierra.
4. Simulación y validación
- Análisis PDN (Power Delivery Network):
- Impedancia del objetivo: ( Z_{\text{target}} = \frac{\Delta V}{\Delta I} ).
- Herramientas: ANSYS SIwave, Cadence Sigrity.
- Pruebas de ondulación y ruido:
- Verifique los niveles de ruido de potencia con osciloscopios o simulaciones.
¿Cómo incorporar el diseño para la comprobabilidad (DFT) al diseño de placas de circuito impreso?
1. Puntos de prueba e interfaces
- Puntos de prueba de señales críticas:
- Prever vías o almohadillas (diámetro ≥1mm, separación ≥2,54mm) para el acceso de la sonda.
- Etiquete los puntos de prueba (por ejemplo, TP1, TP2).
- Interfaces estándar:
- Coloque las interfaces JTAG, UART o SWD cerca de los bordes de la placa.
2. Etiquetado del tablero (serigrafía)
- Marcas de los componentes:
- Etiquete los designadores de referencia (por ejemplo, R1, C2), la polaridad (+/-) y la clavija 1.
- Utilice serigrafía de alto contraste (blanco/negro).
- Zonas funcionales:
- Delinee las zonas (por ejemplo, "Sección de potencia") para facilitar su identificación.
3. Técnicas de ensayo programables
- Exploración de límites (JTAG):
- Los circuitos integrados compatibles con IEEE 1149.1 (por ejemplo, FPGAs, MCUs) permiten realizar pruebas de interconexión.
- Equipos de ensayo automatizados (ATE):
- Reserva de interfaces de fijación de pruebas (por ejemplo, pogo pin pads).
4. Simulación y validación
- Comprobación de las reglas DFT:
- Garantizar la cobertura de los puntos de prueba (por ejemplo, >90% de redes accesibles).
- Análisis del modo de fallo:
- Validación de circuitos de prueba mediante simulaciones SPICE.
Comparación de principios clave de diseño
| Integridad energética (PI) | Diseño para la comprobabilidad (DFT) |
|---|
| Distribución de potencia de baja impedancia | Accesibilidad física del punto de ensayo |
| Optimización del condensador de desacoplamiento | Compatibilidad con JTAG/escaneado de límites |
| Minimizar el acoplamiento potencia-señal | Etiquetado claro de componentes e interfaces |
| Simulación PDN y análisis de rizado | Diseño compatible con ATE |
Ejemplos:
- Optimización PI: Planos de alimentación de memoria DDR4 con múltiples tapones 0805 0.1μF (impedancia objetivo ≤0.1Ω).
- Aplicación de la DFT: Placa de control industrial con 20 puntos de prueba para pruebas automatizadas con sonda volante.
Al abordar sistemáticamente PI y DFT, los diseñadores pueden mejorar el rendimiento energético, la eficiencia de las pruebas y la fiabilidad de la producción.