Ii. Содержание
Введение в подложки для интегральных схем
В высокоспециализированной области производства полупроводников и сборки электронных устройств подложка интегральной схемы (ИС) выступает в качестве критически важного электрохимического и термомеханического интерфейса между голым кремниевым кристаллом и основной печатной платой (PCB). По мере того как размеры полупроводниковых технологий уменьшаются до однозначных нанометровых узлов, разница в масштабах между микроскопическими контактными площадками ввода-вывода на кремниевом чипе и макроскопическими дорожками на стандартной материнской плате растёт в геометрической прогрессии. Подложка ИС существует именно для того, чтобы преодолеть этот разрыв в размерах.
Подложка интегральной схемы — это, по сути, высокотехнологичная ультраминиатюрная печатная плата. Она выступает в качестве основного носителя внутри корпуса интегральной схемы, обеспечивая передачу питания и сигналов к кристаллу и от него, обеспечивая механическую устойчивость и рассеивая тепловую энергию, генерируемую высокопроизводительным кремнием. Без постоянного совершенствования подложек для интегральных схем современные вычислительные парадигмы — от кластеров высокопроизводительных вычислений (HPC) и ускорителей искусственного интеллекта (ИИ) до мобильных процессоров 5G — были бы совершенно нереализуемы. В данной статье подробно рассматривается техническая эволюция производства печатных плат, приведшая к появлению современной подложки для интегральных схем, а также анализируются используемые материалы, сложные производственные процессы и её незаменимая роль в будущем передовых гетерогенных корпусов.
Эволюция производства печатных плат
Развитие производства печатных плат характеризовалось непрерывной миниатюризацией, неуклонно продвигаемой требованиями закона Мура и необходимостью повышения плотности соединений. Изначально в электронных сборах использовалась технология сквозного монтажа (THT), при которой компоненты с длинными выводами вставлялись в просверленные отверстия на плате. По мере усложнения интегральных схем технология THT уступила место технологии поверхностного монтажа (SMT). SMT позволила припаивать компоненты непосредственно на поверхность платы, что значительно снизило паразитную индуктивность и увеличило плотность размещения компонентов за счет устранения необходимости в больших сквозных отверстиях.
Однако с появлением сложных микропроцессоров количество выводов резко возросло, и стандартные печатные платы для поверхностного монтажа (SMT) перестали обеспечивать необходимую плотность размещения сигналов. Это ограничение привело к необходимости разработки печатных плат с высокоплотной схемой соединений (HDI). В печатных платах HDI были внедрены микропереходные отверстия, просверленные лазером, глухие переходные отверстия и погруженные переходные отверстия, а также значительно уменьшены ширина линий и межлинейные расстояния (L/S).
Переход от периферийной проводной сварки к упаковке типа «флип-чип» с массивом выводов стал решающим катализатором развития современных подложек для интегральных схем. В конфигурации «флип-чип» кремниевый кристалл располагается в перевернутом положении, а его поверхностные контактные площадки напрямую соединяются с подложкой посредством микроскопических паяных выпуклостей. Такой подход позволил значительно сократить длину сигнальных трасс и улучшить сети подачи питания (PDN), однако потребовал использования несущей платы с плотностью трасс, значительно превышающей возможности традиционного производства печатных плат HDI. Таким образом, производство подложек для интегральных схем стало самостоятельной специализированной областью, в основе которой лежит сочетание технологий производства печатных плат на уровне панелей с процессами чистых комнат на уровне полупроводниковых пластин.
Основные различия между стандартными печатными платами и подложками для интегральных схем
Хотя и в стандартных материнских платах, и в подложках для интегральных схем для прокладки электрических сигналов используются проводящие медные дорожки и изолирующие диэлектрические слои, на этом сходства в основном заканчиваются. Различия заключаются в крайней миниатюризации их элементов, используемых органических материалах и строго контролируемых технологиях производства.
Ширина и интервал между строками (L/S): Типичная современная печатная плата HDI может иметь ширину линий и межлинейные расстояния до 40 микрометров (мкм). В резком контрасте с этим современные подложки для интегральных схем обычно требуют параметров L/S на уровне 15/15 мкм, 10/10 мкм, а в передовых полупроводниковых технологических узлах элементы размером менее 5 мкм становятся стандартом для обеспечения высокой плотности входов-выходов.
Проходные отверстия и соединительные элементы: В стандартных печатных платах часто используются механически просверленные переходные отверстия, диаметр которых, как правило, не превышает 150 мкм. В подложках для интегральных схем используются почти исключительно микропереходные отверстия, просверленные лазером, часто в диапазоне от 30 до 50 мкм. Эти микропереходные отверстия часто заполняются медью с помощью специальных гальванических ванн, чтобы обеспечить надёжные электрические и тепловые пути между ультратонкими диэлектрическими слоями без образования пустот. Узнайте больше о Точное регулирование импеданса: как обеспечить допуск импеданса ±5% в высокоскоростных печатных платах.
Стабильность размеров и допуски: Поскольку подложки для интегральных схем должны точно совпадать по положению с микроскопическими выпуклостями на жестком кремниевом кристалле, допуски на их размерную стабильность выражаются в микроскопических величинах. Любое искривление, вызванное несовпадением коэффициентов теплового расширения (КТР) между кремниевым кристаллом, органической подложкой и материнской платой, может привести к катастрофической усталости паяных соединений и их разрушению в ходе термоциклирования.
Основные материалы для производства подложек для интегральных схем
Строгие термомеханические и высокочастотные электрические требования, предъявляемые к современным корпусам интегральных схем, не позволяют использовать стандартные стекловолоконные ламинаты FR-4 в высокопроизводительных подложках. Вместо этого в отрасли применяются специально разработанные органические смолы.
Смола бисмалеимид-триазина (BT): Смола BT, разработанная в основном компанией Mitsubishi Gas Chemical, является основным материалом для изготовления корпусов памяти, МЭМС и мобильных процессоров. Она отличается высокой температурой стеклования (Tg), превосходной термической стабильностью и относительно низкой диэлектрической проницаемостью. Обычно она используется для подложек с проволочной сваркой и менее сложных корпусов типа «флип-чип», где стоимость является определяющим фактором.
Пленка «Аджиномото» (ABF): ABF является основополагающим элементом в области высокопроизводительных вычислений (HPC), а также при изготовлении корпусов для ЦП и графических процессоров. Это пленка на эпоксидной основе, которую можно последовательно ламинировать без необходимости армирования стекловолокном. Отсутствие стекловолокна позволяет выполнять невероятно точное и однородное лазерное сверление, а также высокопредсказуемое травление тонких медных линий. Благодаря этому ABF стала де-факто стандартом для массивных и сложных подложек с шариковой сеткой (FCBGA).
Полиимид (PI): Полиимид, который часто применяется в гибко-жестких подложках и в специализированных областях, требующих исключительной термостойкости и гибкости, широко используется в технологиях автоматической склеивающей ленты (TAB) и в корпусах типа «чип-на-пленке» (COF) для драйверов дисплеев.
Типы подложек для интегральных схем
Подложки для интегральных схем обычно классифицируются в зависимости от технологии монтажа кристалла, которую они поддерживают, а также от их внутренней конструкции. Узнайте больше о Снижение перекрестных помех: передовые методы трассировки для минимизации NEXT и FEXT в высокоскоростных печатных платах.
Подложки для интегральных схем с проволочной сваркой (WB): Эти подложки предназначены для традиционной упаковки, при которой периферийные выводы кристалла соединяются с подложкой с помощью золотых, серебряных или медных проволок. Несмотря на то что технология WB считается зрелой и устаревшей, подложки WB по-прежнему широко используются в приложениях Интернета вещей (IoT), где важна экономичность, в модулях памяти NAND/DRAM, а также в аналоговых интегральных схемах.
Подложки для интегральных схем с технологией «флип-чип» (FC): Подложки FC специально разработаны для микросхем, которые устанавливаются в перевернутом положении и припаиваются непосредственно к подложке с помощью микроскопических паяных выпуклостей (выпуклостей C4). Они требуют значительно более высокой плотности трассировки, высокоплоских поверхностей и более строгого контроля коэффициента теплового расширения (CTE) для предотвращения растрескивания выпуклостей. Основными промышленными форматами являются FCBGA (Flip Chip Ball Grid Array) и FCCSP (Flip Chip Chip Scale Package).
Подложки без сердечника: Традиционные подложки имеют симметричную конструкцию, построенную вокруг жесткого, полностью отвержденного сердечника из ламината с медным покрытием (CCL). В безсердечниковых подложках этот центральный сердечник полностью отсутствует. Вместо этого диэлектрические и медные слои наносятся последовательно на временную несущую пластину, которая впоследствии удаляется. Такая архитектура позволяет создавать значительно более тонкие корпуса, обеспечивать превосходную целостность сигнала на высоких гигагерцовых частотах и выполнять более точную трассировку. Однако она создает огромные производственные сложности, связанные с контролем коробления в процессе сборки. Узнайте больше о AOI и 3D-рентген: обеспечение сборки печатных плат без дефектов.
Как изготовить подложки для интегральных схем (пошаговое руководство)
Соблюдайте следующие технические правила. Узнайте больше о Заливка под BGA: повышение надежности печатных плат при механических ударах и термических нагрузках.
- Выбор материала и подготовка сердечника
Процесс начинается с панели с жестким сердечником, как правило, представляющей собой механически устойчивый ламинат BT или FR-5, покрытый медью. В этом сердечнике механическим способом просверливаются сквозные отверстия с гальваническим покрытием (PTH), которые служат основой для электрических соединений между передней и задней сторонами. Затем сердечник подвергается гальваническому покрытию и травлению с использованием стандартных субтрактивных технологий изготовления печатных плат для создания самых внутренних слоев схемы.
- С помощью бурения и удаления смазки
Слой диэлектрической пленки, например ABF, наносится на сердечник в строго контролируемых условиях температуры и вакуума. Затем с помощью ультрафиолетовых (УФ) или CO₂-лазеров производится абляция диэлектрика, в результате чего образуются слепые микропереходные отверстия, которые точно заканчиваются на медных контактных площадках нижележащего слоя. Затем следует процесс химической очистки от остатков, как правило, с использованием щелочного раствора перманганата калия для удаления лазерного пепла и обуглившейся смолы со стенок переходных отверстий, что обеспечивает надёжный электрический контакт.
- Безэлектродное медное покрытие
Для подготовки изолирующего диэлектрика к последующему гальваническому осаждению вся панель подвергается процессу безтокового медного покрытия. В этой ванне на всю поверхность диэлектрика и вглубь микропроходов, просверленных лазером, наносится ультратонкий конформный слой чистой меди (обычно толщиной менее 1 мкм), образующий критически важный проводящий зародышевый слой.
- Нанесение фоторезиста в виде сухой пленки и литография
На свеженанесенный зародышевый слой безелектродной меди наносится высокочувствительный фоточувствительный резист в виде сухой пленки. С помощью высокоточного лазерного прямого изображения (LDI) или специализированного оборудования для степперной литографии на резист наносится рисунок схемы. Неэкспонированный слой фоторезиста удаляется химическим проявлением, обнажая нижележащий зародышевый слой меди только в тех каналах, где требуются проводящие дорожки и контактные площадки сквозных переходов.
- Трафаретное нанесение и травление (mSAP)
Плату погружают в ванну для электролитического нанесения медного покрытия. Поскольку сухая фоторезистивная пленка выступает в качестве электрического изолятора, медь осаждается только внутри проявленных каналов и в микросквозных отверстиях, обеспечивая требуемую толщину дорожки. Этот этап является сердцем технологии mSAP. По завершении гальванического осаждения оставшийся сухой фоторезист удаляется химическим способом. Наконец, с помощью строго контролируемого процесса мгновенного травления удаляется ультратонкий бесгальванический зародышевый слой меди из промежутков между дорожками, что позволяет изолировать цепи без нарушения прямоугольного профиля только что осажденных линий.
- Нанесение паяльной маски
На наружные поверхности готовой подложки наносится специальная жидкостная фоточувствительная паяльная маска (LPSM) с высоким разрешением. Её подвергают экспонированию и проявлению, чтобы создать отверстия только в тех местах, где будут присоединяться выводы кремниевого чипа и паяльные шарики BGA материнской платы. Этот слой защищает остальные сверхтонкие дорожки от окисления, загрязнения и образования паяных мостиков во время сборки.
- Отделка поверхности
Оголенные медные контактные площадки необходимо защитить от окисления, чтобы обеспечить отличную паяемость на этапе окончательной сборки интегральных схем. К распространённым высокоэффективным видам поверхностной обработки подложек для интегральных схем относятся химическое никелирование, химическое палладиирование и погружное золочение (ENEPIG), органические консерванты паяемости (OSP) или погружное оловянное покрытие, выбор которых зависит от конкретных металлургических требований к выводам кристалла.
- Проверка и тестирование
Готовая панель подложки проходит тщательный автоматический оптический контроль (AOI) для визуального обнаружения микроскопических коротких замыканий, обрывов и деформаций трасс. Электрическое тестирование с помощью летающего зонда или «гвоздевого стола» позволяет проверить целостность цепей и высоковольтную изоляцию сложных сетей. Наконец, проводятся строгие метрологические проверки, чтобы гарантировать, что отдельные подложки остаются абсолютно плоскими и находятся в пределах жестких допусков на коробление (часто измеряемых всего в микрометрах), прежде чем они будут разрезаны на чипы и отправлены на предприятие OSAT (аутсорсинговая сборка и тестирование полупроводников).
The manufacturing of an advanced IC substrate, particularly a high-density ABF substrate, is a highly complex sequential build-up (SBU) process. It primarily utilizes the modified Semi-Additive Process (mSAP) rather than subtractive etching to achieve ultra-fine copper traces.
Роль mSAP (модифицированного полуаддитивного процесса)
Understanding the leap from traditional PCB manufacturing to IC substrate manufacturing requires understanding the necessity of mSAP. In a standard subtractive PCB process, thick copper foil is etched away to leave functional traces. As trace geometries get closer together (below 40 µm), the etching chemical attacks the side walls of the traces, creating a trapezoidal cross-section that can lead to severe high-frequency signal loss or structural failure.
The modified Semi-Additive Process circumvents this limitation by starting with a nearly bare dielectric, adding a microscopic seed layer, and electroplating copper upward into a photoresist mold. The final flash etch step only removes the nanometer-thin seed layer, resulting in perfectly rectangular, highly reliable copper traces with line spaces down to 5 µm or less. mSAP is the fundamental technological bridge between the macro-scale PCB fabrication floor and the nano-scale semiconductor foundry.
Передовые технологии упаковки и будущее подложек для интегральных схем
As Moore’s Law faces insurmountable physical and economic headwinds, the semiconductor industry is pivoting aggressively toward heterogeneous integration and advanced packaging architectures. Instead of designing a single massive monolithic silicon die, engineers are adopting “chiplet” architectures. In this approach, multiple smaller, specialized dies (such as CPU cores, GPU accelerators, HBM memory, and I/O controllers) are stitched together on a single package.
This paradigm shift places unprecedented demands on the IC substrate. It is no longer just a passive space transformer; it is the active, high-bandwidth communication backbone of the entire computational system. Future substrates will require even finer routing, utilizing Embedded Trace Substrates (ETS) where copper traces are sunken directly into the dielectric for better signal integrity, and increasingly complex coreless designs to support vertical power delivery. While silicon interposers (used in 2.5D packaging) currently handle the most extreme die-to-die interconnect densities, advanced organic substrates are rapidly evolving to offer similar multi-die bandwidth at a fraction of the cost. This ensures that the continuous evolution of the IC substrate will remain a critical enabler and a highly competitive frontier of hardware innovation for decades to come.
Часто задаваемые вопросы (FAQ)
The primary function of an IC substrate is to serve as the critical electromechanical interface between a bare integrated circuit (die) and a printed circuit board (PCB). It translates the microscopic, high-density I/O pads of the silicon chip to the larger, widely spaced pads required for soldering the package to a motherboard, while also providing structural support, signal routing, and crucial thermal dissipation.
While both use microvias and layered traces, IC substrates operate at a significantly smaller physical scale. IC substrates require line widths and spacings (L/S) down to 5-15 micrometers, whereas advanced HDI PCBs typically operate around 40 micrometers. Furthermore, IC substrates rely on specialized organic materials like ABF resin and employ modified semi-additive processes (mSAP) rather than standard FR4 laminates and subtractive etching.
ABF stands for Ajinomoto Build-up Film. It is a highly specialized epoxy-based dielectric resin that comes in film form, allowing for sequential lamination without the need for traditional glass fiber reinforcement. It is absolutely crucial because its homogenous structure allows for incredibly precise laser drilling of microvias and the etching of ultra-fine copper lines, which are strict requirements for high-performance flip-chip processors and chiplet architectures.
mSAP is an advanced electrochemical plating technique. Instead of etching away thick copper to form traces (subtractive), mSAP begins with a very thin copper seed layer. A photoresist mold is applied, and copper is electroplated *upward* to form the dense traces. A final, brief flash-etch removes the thin seed layer between the lines, resulting in highly precise, rectangular traces that are structurally impossible to achieve with standard PCB etching.
Coreless substrates are rapidly gaining significant market share, particularly in high-speed and high-frequency applications like 5G RF modules and advanced mobile processors, because they allow for much thinner packages and superior signal integrity. However, traditional core-based substrates remain essential for massive, high-performance computing (HPC) server chips that require immense structural rigidity to prevent die cracking and package warpage during assembly. Moving forward, both technologies will coexist based on specific application and thermomechanical requirements.