12-Lagen-Leiterplattenherstellung für elektronische Hochgeschwindigkeitssysteme

Bei den meisten Projekten gehen die Ingenieure nicht zu einer 12-Lagen-Leiterplatte über, nur weil sie mehr Routing-Lagen wünschen. Der wahre Grund ist in der Regel, dass die Signalintegrität, die Leistungsstabilität, die Komplexität des BGA-Ausbruchs oder die EMI-Kontrolle bereits die Grenzen einer 8- oder 10 Schichten Stapel.

Dies ist besonders häufig bei FPGA-Plattformen, industriellen Computersystemen, KI-Modulen, Telekommunikationshardware und eingebetteten Hochgeschwindigkeitsgeräten der Fall. Sobald DDR-Routing, differentielle Paare, Stromversorgungsebenen, Abschirmung und thermische Einschränkungen um Platz konkurrieren, wird die Verwaltung von Leiterplatten der unteren Schicht immer schwieriger.

Wir sehen dies häufig bei DFM-Prüfungen. Der Schaltplan mag zwar korrekt sein, aber die Stapelstruktur selbst führt später in der Produktion zu Fertigungs- oder elektrischen Risiken.

Bei einer gut konzipierten 12-Lagen-Leiterplatte geht es nicht nur darum, Lagen hinzuzufügen. Es geht darum, eine stabile elektrische Struktur zu schaffen, die Hochgeschwindigkeitssignale unterstützt, saubere Rückleitungen aufrechterhält, EMI reduziert und auch nach mehreren Wärmezyklen mechanisch zuverlässig bleibt.

Für Unternehmen, die fortschrittliche Multilayer-Platten entwickeln, ist unser Haupt Herstellung von Multilayer-PCBs Seite werden auch zusätzliche Stapel- und Fertigungsmöglichkeiten beschrieben.

Warum Ingenieure auf eine 12-Lagen-Leiterplatte umsteigen

In realen Produktionsumgebungen erfolgt der Übergang von 10 Schichten zu 12 Schichten in der Regel aus drei Gründen:

• BGA-Routing mit hoher Pin-Anzahl wird überlastet
• Bezugsebenen für Strom und Erde reichen nicht mehr aus
• Probleme mit der Signalintegrität treten während der Prüfung auf

Viele moderne Prozessoren und FPGAs benötigen dedizierte Bezugsebenen für eine stabile Impedanzkontrolle. Wenn man das gesamte Routing in weniger Lagen zwingt, kommt es häufig zu geteilten Rückleitungen, zu vielen Durchkontaktierungen, Übersprechen und instabilem Impedanzverhalten.

Nach einer gründlichen Überprüfung mehrerer Netzwerk- und Industriesteuerungsprojekte wurde deutlich, dass das Hauptproblem nicht die Routingdichte an sich war, sondern die mangelhafte Kontinuität der Referenzebene bei Hochgeschwindigkeitsdifferentialpaaren.

Sobald die Datenraten steigen, wird der Stackup Teil des elektrischen Designs - nicht nur der Fertigungsstruktur.

Typische 12-Lagen-Leiterplatten-Aufbaustrategie

Es gibt keinen universellen 12-Schichten-Aufbau. Die richtige Struktur hängt stark davon ab:

• Signalgeschwindigkeit
• BGA-Dichte
• Dicke der Platte
• Impedanzziele
• Anforderungen an die Energieverteilung
• EMI-Leistungsziele

In der Praxis werden jedoch nach wie vor symmetrische Stapel verwendet, da sie den Verzug beim Laminieren und Reflow reduzieren.

Ein gängiger Ansatz ist:

SchichtFunktionL1SignalL2MasseL3HochgeschwindigkeitssignalL4SignalL5StromL6MasseL7MasseL8StromL9SignalL10HochgeschwindigkeitssignalL11MasseL12Signal

Diese Struktur ermöglicht es, dass Hochgeschwindigkeitsschichten in der Nähe von soliden Referenzebenen bleiben, wodurch eine relativ stabile Energieverteilung aufrechterhalten wird.

Bei dickeren 12-Lagen-Platinen müssen die Ingenieure auch auf das Harzgleichgewicht und die Kupferverteilung achten. Eine ungleichmäßige Kupferdichte über die Lagen hinweg ist eine der häufigsten Ursachen für die Verdrehung und den Verzug der Leiterplatte nach der Montage.

Impedanzkontrolle ist meist die eigentliche Herausforderung

Viele Kunden gehen davon aus, dass es bei der Impedanzkontrolle hauptsächlich um die Berechnung der Leiterbahnbreite geht. In der Praxis ist die Stackup-Konsistenz oft der schwierigere Teil.

So könnte beispielsweise eine Änderung der Prepreg-Kombinationen von 1080 auf 2116 die Impedanz so stark beeinflussen, dass eine Anpassung der Linienbreite erforderlich wird.

Bei Hochgeschwindigkeitsdesigns mit 12 Schichten wirken mehrere Faktoren gleichzeitig zusammen:

• Rauheit des Kupfers
• Glasgeflecht-Effekt
• Toleranz der dielektrischen Dicke
• Entschädigung für Ätzen
• Harzfluss während der Laminierung
• Kontinuität der Bezugsebene

Wir raten generell dazu, Hochgeschwindigkeits-Differentialpaare zwischen soliden Erdungsreferenzen zu verlegen, im Gegensatz zur Verlegung neben geteilten Leistungsebenen. Dies ist besonders wichtig bei dicken Multilayer-Platinen, bei denen die Kontrolle der Rückwegdiskontinuität schwieriger werden kann.

Bei PCIe-, DDR- oder SerDes-Anwendungen kann auch ein Backdrilling erforderlich sein, um die Auswirkungen von Via-Stubs zu reduzieren.

Dies wird umso wichtiger, je höher die Signalgeschwindigkeiten jenseits der herkömmlichen industriellen Steuerfrequenzen liegen.

Das Via-Design wirkt sich viel früher als erwartet auf die Rendite aus

Eine Sache, die viele Ingenieure bei 12-Lagen-Platinen unterschätzen, ist die Komplexität der Via-Struktur.

Für viele Industrieprodukte ist eine Standardstruktur mit Durchgangslöchern nach wie vor die zuverlässigste und kostengünstigste Option. Sobald jedoch große BGAs eingeführt werden, werden Blind Vias und Buried Vias schnell notwendig.

Dies führt zu zusätzlichen Überlegungen bei der Herstellung:

• Sequentielle Laminierung
• Genauigkeit beim Laserbohren
• Toleranz bei der Registrierung
• Zuverlässigkeit der Kupferfüllung
• CAF-Widerstand
• Beschränkungen des Bildformats

Beispielsweise kann eine dicke 12-Lagen-Platte mit kleinen mechanischen Bohrern leicht die empfohlenen Seitenverhältnisse überschreiten. Wenn Sie mit dem Bohren zu weit gehen, können die Lochwände und die Beschichtung dem Test der Zeit nicht standhalten.

Bei einigen Telekommunikations- und Serverprojekten haben wir festgestellt, dass Zuverlässigkeitsprobleme nicht durch das Layout selbst, sondern durch überoptimierte Via-Dimensionen verursacht wurden, die die Grenzen der Fertigung zu weit überschritten haben.

Wenn HDI-Strukturen erforderlich sind, ist unser HDI PCB-Herstellung Fähigkeitsseite werden weitere Prozessoptionen erläutert.

Die Materialauswahl ist bei 12-Lagen-Platten von größerer Bedeutung

Für die unteren Lagen reicht in der Regel Standard-FR4 aus.

Bei 12-Lagen-Leiterplatten macht sich das Verhalten des Materials noch stärker bemerkbar, da die Platte bei der Montage mehreren Laminierzyklen und höheren thermischen Belastungen ausgesetzt ist.

Werkstoffe mit hohem Tg-Wert werden häufig für Industrie- und Automobilanwendungen bevorzugt, da sie die Formstabilität bei Temperaturwechseln verbessern.

Sobald die Einfügedämpfung die Signalleistung beeinträchtigt, werden verlustarme Materialien für Hochgeschwindigkeitssysteme wichtig.

Übliche Materialkombinationen können sein:

• FR4 Tg170
• Panasonic Megtron-Reihe
• Isola-Laminate mit geringem Verlust
• Rogers-Hybrid-Stapelgeräte

Auch die Materialauswahl wirkt sich direkt aus:

• Impedanzstabilität
• Erweiterung der Z-Achse
• CAF-Widerstand
• Risiko der Delamination
• Qualität der Bohrungen

In der tatsächlichen Produktion kann die Wahl der falschen Prepreg-Kombination mehr Probleme verursachen als die Wahl des falschen Kupfergewichts.

Die Stabilität der Laminierung ist eines der größten Risiken bei der Herstellung

Eine 12-Lagen-Leiterplatte wird nicht auf die gleiche Weise hergestellt wie eine einfache Multilayer-Leiterplatte.

Je mehr Schichten beteiligt sind, desto empfindlicher wird der Prozess:

• Harzfluss
• Parameter des Pressenzyklus
• Ausrichtung der Ebenen
• Materialausdehnung
• Innenschicht-Oxidbehandlung
• Auswuchten von Kupfer

Aus diesem Grund verwenden erfahrene Hersteller von mehrlagigen Leiterplatten viel Zeit auf die Überprüfung der Stapelsymmetrie, bevor die Produktion beginnt.

Eine mangelhafte Kontrolle der Laminierung kann dazu führen:

• Delamination
• Leerraumbildung
• Übermäßiger Verzug
• Rissbildung im Fass
• Aushungern von Harz

Selbst geringfügige Laminierungsfehler können in Bereichen mit hoher Zuverlässigkeit, wie z. B. der Telekommunikation und der Luft- und Raumfahrtelektronik, bei langfristigen Temperaturwechseln zu Ausfällen führen.

DFM-Review wird bei 12-Lagen-PCB-Projekten kritisch

Eines der häufigsten Probleme, mit denen wir konfrontiert werden, sind elektrisch funktionale Designs, die sich jedoch nur schwer konsistent herstellen lassen.

Hier einige Beispiele:

• Extrem ungleichmäßige Kupferverteilung
• Überhöhte Durchkontaktierungsdichte unter BGA-Flächen
• Übermäßig dünne ringförmige Ringe
• Enger Abstand zwischen Bohrer und Kupfer
• Impedanzbahnen, die geteilte Ebenen kreuzen
• Gestapelte Durchkontaktierungen ohne ausreichende Füllmöglichkeiten

Bei komplexen Multilayer-Projekten sollte eine DFM-Prüfung vor der endgültigen Gerber-Freigabe durchgeführt werden und nicht erst, wenn Probleme bei der Herstellung auftreten. Selbst geringfügige Änderungen an der Stapel- oder Routingstrategie können die Fertigungsausbeute und die langfristige Zuverlässigkeit erheblich verbessern.

Unser PCB-Design-Dienstleistung Team arbeitet in dieser Phase oft mit den Kunden zusammen, um die Herstellbarkeit zu optimieren, bevor die Produktion beginnt.

Wo 12-Lagen-Leiterplatten üblicherweise verwendet werden

Heutzutage werden 12-Lagen-Leiterplatten häufig in Systemen eingesetzt, bei denen sowohl die elektrische Stabilität als auch die Leiterbahndichte entscheidend sind.

Typische Anwendungen sind:

• FPGA-Entwicklungsplattformen
• Steuerungen für die industrielle Automatisierung
• KI-Computing-Hardware
• Telekommunikationsinfrastruktur
• Medizinische Bildgebungssysteme
• Kfz-Radarelektronik
• Eingebettete Computerplattformen
• Hochgeschwindigkeits-Netzwerkausrüstung

Im Vergleich zu Leiterplatten mit niedrigeren Lagen bietet eine richtig konzipierte 12-Lagen-Struktur eine bessere EMI-Unterdrückung, sauberere Bezugsebenen und ein besser vorhersehbares Signalverhalten.

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