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Introdução aos desafios de integridade de sinal da PCIe Gen 6
A transição para a 6.ª geração da Peripheral Component Interconnect Express (PCIe) apresenta desafios sem precedentes na conceção de placas de circuito impresso (PCB) de alta velocidade. Operando a 64 GigaTransfers por segundo (GT/s) e utilizando sinalização por Modulação de Amplitude de Impulso de 4 níveis (PAM4), a PCIe de 6.ª geração exige uma gestão rigorosa da integridade do sinal (SI). A PAM4 codifica dois bits por símbolo utilizando quatro níveis de tensão, o que reduz significativamente a relação sinal-ruído (SNR) e a altura do olho em comparação com a sinalização Non-Return-to-Zero (NRZ) utilizada nas gerações anteriores.
Neste ambiente de alta frequência e margens reduzidas, mesmo picossegundos de desfasamento entre as curvas positiva (P) e negativa (N) de um par diferencial podem colapsar completamente o diagrama de olho do sinal. Este desfasamento, comummente designado por «skew», traduz-se na conversão do modo diferencial para o modo comum, no aumento da interferência eletromagnética (EMI) e em ressonâncias devastadoras de perda de inserção. Para garantir um treino de ligação robusto e baixas taxas de erro de bits (BER), os engenheiros de PCB devem implementar estratégias rigorosas de compensação de skew, com especial ênfase na mitigação do Efeito de Entrelaçamento da Fibra (FWE) e na execução de protocolos rigorosos de correspondência de comprimento.
Compreender o desvio em pares diferenciais de alta velocidade
O desfasamento nos pares diferenciais manifesta-se de duas formas principais: desfasamento dentro do par e desfasamento entre pares. No caso de ligações em série como a PCIe Gen 6, que integram a recuperação do relógio no fluxo de dados, o desfasamento dentro do par é o parâmetro mais crítico a controlar.
Desvio intra-par (In-Pair Skew)
O desfasamento no par (in-pair skew) é a diferença no atraso de propagação entre os traços não inversor e inversor de um único par diferencial. Idealmente, os sinais transmitidos simultaneamente devem chegar ao recetor precisamente ao mesmo tempo e com um desfasamento de 180 graus. Quando ocorre desfasamento, os sinais deixam de se anular perfeitamente. Este desalinhamento faz com que uma parte do sinal diferencial seja convertida num sinal de modo comum. Os sinais de modo comum são altamente indesejáveis, uma vez que não beneficiam da imunidade ao ruído da transmissão diferencial, aumentam as emissões de EMI e criam quedas de ressonância no perfil de perda de inserção diferencial (SDD21). Para o PCIe Gen 6, o orçamento total admissível de desfasamento por par ao longo de todo o canal é normalmente da ordem de alguns picossegundos.
Fatores que contribuem para a assimetria
Vários fatores contribuem para o desvio entre pares no traçado de placas de circuito impresso:
– Roteamento assimétrico: Comprimentos de traço incompatíveis devido a curvas, vias ou ligações de componentes não compensadas.
– Variações do tecido de vidro: As inconsistências microscópicas nos materiais do substrato da placa de circuito impresso.
– Rugosidade da superfície do cobre: Variações no perfil físico do traço de cobre, embora sejam normalmente um fator secundário para a fase.
– Discontinuidades nos conectores e nas embalagens: Geometrias de pinagem que, por natureza, introduzem disparidades de comprimento.
O efeito «Fiber Weave» (FWE) explicado
Na fabricação de placas de circuito impresso (PCB) de alta velocidade, o material dielétrico é normalmente composto por uma matriz de reforço de fibra de vidro impregnada com uma resina epóxi (como os materiais FR4, Megtron ou Rogers). A fibra de vidro proporciona rigidez estrutural, enquanto a resina atua como aglutinante. No entanto, estes dois materiais apresentam constantes dielétricas (Dk) significativamente diferentes. As fibras de vidro têm, geralmente, um valor de Dk mais elevado (cerca de 6,0) em comparação com a resina circundante (cerca de 3,0).
O desequilíbrio dielétrico microscópico
Ao traçar pares diferenciais sobre este substrato heterogéneo, o alinhamento físico das faixas em relação à trama de vidro torna-se uma variável crítica. Se a pista positiva de um par diferencial for encaminhada diretamente sobre um feixe denso de vidro, enquanto a pista negativa for encaminhada sobre um espaço rico em resina (a «janela»), os dois sinais estarão sujeitos a constantes dielétricas efetivas diferentes.
Uma vez que a velocidade de propagação de um sinal eletromagnético é inversamente proporcional à raiz quadrada da constante dielétrica, o sinal que percorre o feixe de vidro com maior Dk propagar-se-á mais lentamente do que o sinal que percorre o intervalo de resina com menor Dk. Esta disparidade de velocidade introduz uma diferença no atraso de propagação, gerando um desfasamento no par totalmente independente do comprimento físico do traço. Este fenómeno é conhecido como Efeito de Entrelaçamento de Fibras (FWE).
A frequências de Nyquist de 32 GHz para o PCIe Gen 6, mesmo um pequeno desvio induzido por FWE pode esgotar todo o orçamento de erros. Os padrões de tecelagem de vidro padrão, como o 106 ou o 1080, apresentam espaços acentuados entre os feixes, o que os torna altamente suscetíveis ao FWE.
Estratégias de mitigação para a FWE
Para gerir o FWE em projetos de PCIe Gen 6, os engenheiros de PCB devem recorrer a uma ou a uma combinação das seguintes técnicas: Saiba mais sobre Preenchimento de BGA: Aumentar a fiabilidade da PCBA face a choques mecânicos e tensões térmicas.
- Vidro espalhado mecanicamente: Utilizando laminados avançados que incorporam fios de vidro espalhados ou achatados mecanicamente (por exemplo, os padrões de tecelagem 1078, 1086, 2116 e 3313). Estes padrões de tecelagem minimizam as janelas de resina, proporcionando um perfil de Dk mais homogéneo às pistas.
- Roteamento diagonal: Traçar as pistas de alta velocidade num ângulo (normalmente entre 10 e 15 graus) em relação ao eixo X-Y principal da malha da placa de circuito impresso. Isto garante que ambas as pistas atravessem alternadamente os feixes de vidro e os espaços de resina de forma equitativa, equilibrando as variações de Dk ao longo do comprimento do percurso.
- Roteamento em ziguezague: Se o traçado diagonal não for viável devido a restrições relacionadas com a forma ou a densidade da placa, um traçado num padrão sutil em ziguezague pode permitir obter um efeito de média semelhante.
- Ilustração rodada: O fabricante de placas de circuito impresso pode rodar todo o desenho do painel num ângulo específico em relação à folha de laminado durante o fabrico, simulando eficazmente o fresamento diagonal para traços ortogonais.
Ajuste preciso do comprimento e compensação de fase
Embora a mitigação do FWE estabilize a velocidade de propagação, os comprimentos físicos dos traços têm ainda de ser cuidadosamente ajustados para eliminar o desvio geométrico. No caso do PCIe Gen 6, o simples ajuste de comprimentos não é suficiente; é necessário alcançar uma verdadeira compensação de fase.
Compensação de fase na fonte
Uma regra fundamental do encaminhamento de alta velocidade é que as discrepâncias de comprimento devem ser compensadas exatamente no local onde ocorrem. Se uma discrepância for gerada numa saída de um BGA ou num pino de conector, a estrutura de compensação em ziguezague (ou estrutura em «trombone» ou «acordeão») deve ser colocada imediatamente junto a essa descontinuidade.
Se se permitir que uma discrepância de comprimento se propague ao longo do canal antes de ser corrigida, a conversão do modo diferencial para o modo comum já terá ocorrido. O sinal em modo comum propagar-se-á a uma velocidade ligeiramente diferente da do sinal diferencial, devido às características de dispersão modal das microfitas e das linhas de fita. A compensação na extremidade oposta pode corrigir o comprimento em corrente contínua, mas não conseguirá realinhar a fase em corrente alternada em toda a banda de frequências. Saiba mais sobre Ciclos térmicos extremos: Testes de fiabilidade e seleção de materiais para placas de circuito impresso (PCB) do setor aeroespacial.
Gestão de curvas e viragens
Quando um par diferencial percorre uma curva, o traço exterior percorre, por natureza, uma distância maior do que o traço interior. No caso da PCIe Gen 6, estas curvas têm de ser cuidadosamente geridas. Os projetistas de sistemas de alta velocidade utilizam normalmente saliências desacopladas ou geometrias especializadas de correspondência de fase imediatamente a seguir a uma curva, para igualar o comprimento elétrico. Em alternativa, a utilização de acoplamento estreito e arcos suaves, em vez de ângulos agudos de 45 graus, pode minimizar a descontinuidade da impedância diferencial e a geração de desfasamento localizado.
Como implementar a compensação de desvio para PCIe Gen 6 (Guia passo a passo)
Siga estas regras de engenharia.
- Selecione o material dielétrico e a trama de vidro adequados
Comece por consultar o seu fabricante de PCB e o seu fornecedor de laminados. Especifique materiais de perda ultrabaixa com uma arquitetura de tecido de vidro plano ou espalhado mecanicamente (como o 2116 ou o 3313). Certifique-se de que as características Dk e Df do material se mantêm estáveis ao longo do espectro de frequências até, pelo menos, 40 GHz.
- Definir a estratégia de encaminhamento para a mitigação de FWE
Determine como o FWE será tratado com base no formato da placa e nas restrições de fabrico. Se o layout o permitir, estabeleça uma regra de projeto global para encaminhar todos os pares diferenciais PCIe Gen 6 num ângulo de 10 a 15 graus em relação aos eixos ortogonais. Caso contrário, imponha o encaminhamento em ziguezague ou negocie a rotação do painel com o fabricante.
- Estabelecer regras rigorosas de correspondência do comprimento entre pares
Configure o gestor de restrições da sua ferramenta EDA para aplicar regras rigorosas de correspondência de comprimento entre pares. Para um funcionamento a 64 GT/s, a tolerância de fase dinâmica entre pares deve ser limitada a menos de 1 picosegundo (o que corresponde a cerca de 5-6 mils, dependendo do Dk). Configure a verificação da fase dinâmica em vez da verificação estática do comprimento para garantir um alinhamento contínuo.
- Efetuar a compensação de fase localizada
Efetue o traçado dos pares diferenciais meticulosamente, garantindo que qualquer desfasamento geométrico introduzido pelos pads dos componentes, pelas transições das vias ou pelas curvas seja corrigido imediatamente. Utilize meandros apertados e localizados. Evite estruturas de compensação amplas e sinuosas que possam introduzir acoplamento capacitivo ou indutivo indesejado.
- Validar através de simulação eletromagnética 3D
Antes de finalizar o layout, extraia os canais críticos de PCIe Gen 6 utilizando um solucionador eletromagnético (EM) 3D de onda completa. Analise os parâmetros S em modo misto, com especial atenção à perda de inserção diferencial (SDD21) e à conversão de modo diferencial para modo comum (SCD21). Procure quedas acentuadas de ressonância no perfil SDD21, que frequentemente indicam um desfasamento não compensado. Refaça o layout com base no feedback da simulação até que o canal cumpra a máscara de conformidade PCIe Gen 6.
A implementação de uma estratégia robusta de compensação de desvio requer uma abordagem sistemática, desde a captura esquemática até ao layout físico e à simulação. Siga estes passos para garantir a conformidade com as especificações da PCIe Gen 6.
Considerações avançadas para canais de 64 GT/s
À medida que as velocidades de transmissão de dados continuam a aumentar, a definição de «comprimento do traço» torna-se mais complexa. As ferramentas de conceção de PCB têm de ter também em conta as transições no eixo Z. O comprimento das vias, especialmente a distância entre a camada superior e as camadas de sinal internas, introduz atrasos localizados que têm de ser compensados simetricamente.
Através da gestão de stubs
No caso da PCIe Gen 6, os stubs das vias funcionam como antenas ressonantes e devem ser rigorosamente controlados. É obrigatório recorrer à perfuração reversa (perfuração com profundidade controlada) ou à utilização de vias cegas/enterradas para eliminar os ramal ressonantes que podem criar pontos de nulo profundos no perfil de perda de inserção do canal. Ao compensar o desvio junto às vias, certifique-se de que a estrutura de compensação tem em conta o comprimento elétrico do próprio corpo da via. Saiba mais sobre Componentes incorporados: Miniaturização de dispositivos IoT com componentes incorporados em placas de circuito impresso.
Impacto da rugosidade da superfície
Embora o FWE determine a variação de fase, a rugosidade da superfície do cobre tem um impacto profundo na perda de inserção às frequências de Nyquist de 32 GHz. O «efeito de pele» obriga as correntes de alta frequência a percorrerem a superfície exterior do traço de cobre. Os tratamentos de cobre mais rugosos (como o RTF padrão) aumentam o comprimento efetivo do percurso, causando atenuação excessiva e dispersão de fase. Especifique folhas de cobre de perfil baixo (LP), de perfil muito baixo (VLP) ou de perfil hiper-baixo (HVLP) para preservar a integridade do sinal e minimizar as mudanças de fase imprevisíveis causadas por variações de rugosidade.
Conclusão
A conceção de placas de circuito impresso (PCB) para PCIe Gen 6 exige uma mudança de paradigma na forma como os engenheiros abordam a integridade do sinal. A elevada velocidade da sinalização PAM4 a 64 GT/s reduz drasticamente a tolerância a quaisquer imperfeições do canal. A gestão do desfasamento entre pares já não se resume apenas a igualar os comprimentos dos traços num plano 2D; requer uma abordagem holística que abranja a geometria 3D da interconexão, a estrutura microscópica dos materiais dielétricos e o comportamento dinâmico das ondas eletromagnéticas. Ao gerir rigorosamente o «Fiber Weave Effect», implementar compensação de fase localizada e recorrer a simulação EM avançada, os engenheiros podem implementar com sucesso arquiteturas PCIe Gen 6 robustas e fiáveis. Saiba mais sobre Otimização do caminho de retorno: conceção de planos de referência sólidos para a integridade do sinal de alta frequência.
Perguntas frequentes (FAQ)
Embora o orçamento exato dependa da composição total do canal (pacotes de silício, conectores, cabos), a regra geral para a parte da placa de circuito impresso (PCB) de uma ligação PCIe Gen 6 é manter o desfasamento entre pares abaixo de 1 a 2 picossegundos (aproximadamente 5 a 10 mils de comprimento do traço, dependendo do material). Mesmo este valor reduzido pode degradar significativamente o diagrama de olho PAM4.
Se for introduzido um desvio no início do canal (por exemplo, na saída do pacote do transmissor), isso cria uma componente de sinal em modo comum. Como os sinais diferenciais e em modo comum se propagam a velocidades ligeiramente diferentes nas secções transversais padrão das placas de circuito impresso (PCB), a relação de fase sofre desvios à medida que o sinal se propaga. A compensação na extremidade oposta pode corresponder ao comprimento físico, mas não conseguirá realinhar corretamente a fase diferencial em todas as frequências, o que conduz à degradação do sinal.
O traçado diagonal (traçado fora do eixo) é geralmente considerado superior e mais consistente para mitigar o FWE. O traçado em ziguezague pode, por vezes, introduzir pequenas descontinuidades de impedância nos pontos de inflexão, especialmente se os segmentos em ziguezague forem curtos em relação ao comprimento de onda do sinal. No entanto, se o espaço ou a forma da placa impedirem o traçado diagonal ou a rotação do painel, o traçado em ziguezague constitui uma alternativa viável, desde que devidamente simulado.
A arquitetura PCIe gere, por natureza, o desfasamento entre pares (desfasamento entre faixas) ao nível do protocolo e do silício, através de um processo denominado «correção de desfasamento entre faixas» durante o treino da ligação. Por conseguinte, os projetistas de placas de circuito impresso (PCB) dispõem de tolerâncias muito mais flexíveis para a correspondência de comprimento entre pares (muitas vezes até várias polegadas), em comparação com as restrições extremamente rigorosas exigidas para o desfasamento dentro do par.
O PAM4 utiliza quatro níveis de tensão para transmitir dois bits por símbolo, o que reduz a altura vertical do «olho» (Rácio Sinal-Ruído) em aproximadamente um fator de três, em comparação com a sinalização NRZ utilizada no PCIe Gen 5 e versões anteriores. Com uma margem significativamente menor para ruído e jitter, qualquer distorção introduzida pelo desfasamento de fase tem um impacto desproporcionalmente grave na taxa de erros de bits (BER) num sistema PAM4.