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Introducción a los retos de integridad de señal de PCIe Gen 6
La transición a la Interconexión de Componentes Periféricos Express (PCIe) de sexta generación plantea retos sin precedentes en el diseño de placas de circuito impreso (PCB) de alta velocidad. Con un funcionamiento a 64 gigatransferencias por segundo (GT/s) y utilizando la modulación de amplitud de pulso de 4 niveles (PAM4), la PCIe de 6.ª generación exige una gestión rigurosa de la integridad de la señal (SI). La PAM4 codifica dos bits por símbolo utilizando cuatro niveles de tensión, lo que reduce significativamente la relación señal-ruido (SNR) y la altura del ojo en comparación con la señalización de no retorno a cero (NRZ) utilizada en generaciones anteriores.
En este entorno de alta frecuencia y bajos márgenes, incluso unos pocos picosegundos de desajuste de fase entre las trazas positiva (P) y negativa (N) de un par diferencial pueden colapsar por completo el diagrama de ojo de la señal. Este desfase, conocido comúnmente como «skew», se traduce en una conversión de modo diferencial a modo común, un aumento de las interferencias electromagnéticas (EMI) y resonancias de pérdida de inserción devastadoras. Para garantizar un entrenamiento robusto del enlace y bajas tasas de error de bits (BER), los ingenieros de PCB deben implementar estrategias rigurosas de compensación del skew, prestando especial atención a mitigar el efecto de entrelazado de la fibra (FWE) y a ejecutar protocolos exigentes de adaptación de longitudes.
Comprensión del sesgo en pares diferenciales de alta velocidad
El desfase en los pares diferenciales se manifiesta de dos formas principales: el desfase dentro del par y el desfase entre pares. En el caso de enlaces en serie como PCIe Gen 6, que incorporan la recuperación de reloj dentro del flujo de datos, el desfase dentro del par es el parámetro más crítico que hay que controlar.
Asimetría intrapar (asimetría dentro del par)
El desfase entre pares es la diferencia en el retardo de propagación entre las trazas no inversoras e inversoras de un mismo par diferencial. En condiciones ideales, las señales emitidas simultáneamente deberían llegar al receptor exactamente al mismo tiempo y con una diferencia de fase de 180 grados. Cuando se produce un desfase, las señales ya no se cancelan entre sí a la perfección. Esta desalineación provoca que una parte de la señal diferencial se convierta en una señal de modo común. Las señales de modo común son muy indeseables, ya que no se benefician de la inmunidad al ruido de la transmisión diferencial, aumentan las emisiones de interferencias electromagnéticas (EMI) y crean caídas de resonancia en el perfil de pérdida de inserción diferencial (SDD21). En el caso de PCIe Gen 6, el margen total admisible de desfase por par en todo el canal suele ser del orden de unos pocos picosegundos.
Factores que contribuyen a la asimetría
Hay varios factores que contribuyen al desajuste entre pares en el trazado de placas de circuito impreso:
– Enrutamiento asimétrico: Longitudes de traza desiguales debidas a curvas, vías o salidas de componentes no compensadas.
– Variaciones del tejido de vidrio: Las inconsistencias microscópicas en los materiales del sustrato de los circuitos impresos.
– Rugosidad de la superficie del cobre: Las variaciones en el perfil físico de la pista de cobre, aunque suelen ser un factor secundario para la fase.
– Discontinuidades en los conectores y los encapsulados: Geometrías de disposición de pines que, por su propia naturaleza, provocan diferencias de longitud.
Explicación del efecto de tejido de fibra (FWE)
En la fabricación de placas de circuito impreso (PCB) de alta velocidad, el material dieléctrico suele estar compuesto por una matriz de refuerzo de fibra de vidrio impregnada con una resina epoxi (como los materiales FR4, Megtron o Rogers). La fibra de vidrio aporta rigidez estructural, mientras que la resina actúa como aglutinante. Sin embargo, estos dos materiales presentan constantes dieléctricas (Dk) significativamente diferentes. Las fibras de vidrio suelen tener una Dk más alta (alrededor de 6,0) en comparación con la resina que las rodea (alrededor de 3,0).
El desequilibrio dieléctrico microscópico
Al trazar pares diferenciales sobre este sustrato heterogéneo, la alineación física de las pistas con respecto al tejido de vidrio se convierte en una variable crítica. Si la pista positiva de un par diferencial se traza directamente sobre un haz denso de fibra de vidrio, mientras que la pista negativa se traza sobre un espacio rico en resina (la «ventana»), las dos señales experimentarán constantes dieléctricas efectivas diferentes.
Dado que la velocidad de propagación de una señal electromagnética es inversamente proporcional a la raíz cuadrada de la constante dieléctrica, la señal que se desplaza por el haz de fibra de vidrio con mayor Dk se propagará más lentamente que la señal que se desplaza por el espacio de resina con menor Dk. Esta disparidad de velocidad introduce una diferencia en el retardo de propagación, lo que genera un desfase entre pares totalmente independiente de la longitud física de la traza. Este fenómeno se conoce como «efecto de entrelazado de fibras» (FWE).
A frecuencias de Nyquist de 32 GHz para PCIe Gen 6, incluso un pequeño desfase provocado por el FWE puede agotar todo el presupuesto de error. Los tejidos de fibra de vidrio estándar, como el 106 o el 1080, presentan espacios pronunciados entre los haces, lo que los hace muy susceptibles al FWE.
Estrategias de mitigación para el FWE
Para gestionar el FWE en los diseños de PCIe Gen 6, los ingenieros de placas de circuito impreso deben emplear una o varias de las siguientes técnicas: Más información Relleno de BGA: mejora de la fiabilidad de los PCBA frente a los golpes mecánicos y el estrés térmico.
- Vidrio extendido mecánicamente: Se utilizan laminados avanzados que incorporan hilos de vidrio separados o aplanados mecánicamente (por ejemplo, los tejidos 1078, 1086, 2116 y 3313). Estos tejidos minimizan las zonas de resina, lo que proporciona un perfil de Dk más homogéneo a las pistas.
- Enrutamiento diagonal: Trazado de pistas de alta velocidad en ángulo (normalmente entre 10 y 15 grados) con respecto al eje X-Y principal del entrelazado de la placa de circuito impreso. De este modo se garantiza que ambas pistas crucen por igual los haces de fibra de vidrio y los espacios de resina alternos, lo que compensa las variaciones de Dk a lo largo de todo el recorrido.
- Ruta en zigzag: Si el trazado diagonal no es viable debido a la forma de la placa o a restricciones de densidad, un trazado con un sutil patrón en zigzag puede lograr un efecto de promediado similar.
- Ilustración girada: El fabricante de placas de circuito impreso puede girar todo el diseño del panel en un ángulo específico con respecto a la lámina laminada durante la fabricación, simulando así de forma eficaz un fresado diagonal para las pistas ortogonales.
Ajuste preciso de la longitud y compensación de fase
Aunque la mitigación del FWE estabiliza la velocidad de propagación, sigue siendo necesario ajustar minuciosamente las longitudes de las trazas físicas para eliminar la distorsión geométrica. En el caso de PCIe Gen 6, el simple ajuste de longitudes no es suficiente; es necesario lograr una verdadera compensación de fase.
Compensación de fase en la fuente
Una regla fundamental del enrutamiento de alta velocidad es que las discrepancias de longitud deben compensarse exactamente en el punto en el que se producen. Si se genera una discrepancia en una salida de un BGA o en un pin de un conector, el meandro de compensación (o estructura tipo «trombón» o «acordeón») debe colocarse inmediatamente junto a esa discontinuidad.
Si se permite que una discrepancia de longitud se propague a lo largo del canal antes de ser corregida, la conversión de modo diferencial a modo común ya se habrá producido. La señal en modo común se propagará a una velocidad ligeramente diferente a la de la señal diferencial debido a las características de dispersión modal de las microcintas y las líneas de cinta. La compensación en el extremo lejano puede corregir la longitud en CC, pero no logrará realinear la fase de CA en toda la banda de frecuencias. Más información Ciclos térmicos extremos: Ensayos de fiabilidad y selección de materiales para placas de circuito impreso (PCB) del sector aeroespacial.
Gestión de curvas y giros
Cuando un par diferencial recorre una curva, la pista exterior recorre, por naturaleza, una distancia mayor que la pista interior. En el caso de PCIe Gen 6, estas curvas deben gestionarse con gran precisión. Los diseñadores de sistemas de alta velocidad suelen utilizar protuberancias desacopladas o geometrías especializadas de adaptación de fase inmediatamente después de una curva para igualar la longitud eléctrica. Como alternativa, el uso de un acoplamiento estrecho y arcos suaves, en lugar de ángulos agudos de 45 grados, puede minimizar la discontinuidad de la impedancia diferencial y la generación de asimetrías localizadas.
Cómo implementar la compensación de sesgo para PCIe Gen 6 (guía paso a paso)
Sigue estas normas de ingeniería.
- Selecciona el material dieléctrico y el tejido de vidrio adecuados
Empieza por consultar con tu fabricante de placas de circuito impreso y con tu proveedor de laminados. Especifica materiales de pérdida ultrabaja con una estructura de tejido de fibra de vidrio plana o extendida mecánicamente (como el 2116 o el 3313). Asegúrate de que las características Dk y Df del material sean estables en todo el espectro de frecuencias hasta, como mínimo, 40 GHz.
- Definir la estrategia de enrutamiento para la mitigación de FWE
Determina cómo se abordará el FWE en función del factor de forma de tu placa y de las restricciones de fabricación. Si el diseño lo permite, establezca una regla de diseño global para trazar todos los pares diferenciales de PCIe Gen 6 con un ángulo de entre 10 y 15 grados respecto a los ejes ortogonales. De no ser así, imponga un trazado en zigzag o negocie la rotación del panel con el fabricante.
- Establecer normas estrictas para la coincidencia de la longitud de las parejas de cadenas
Configura el gestor de restricciones de tu herramienta EDA para que aplique reglas estrictas de coincidencia de longitud entre pares. Para un funcionamiento a 64 GT/s, la tolerancia de fase dinámica entre pares debe limitarse a menos de 1 picosegundo (lo que equivale aproximadamente a entre 5 y 6 milésimas de pulgada, dependiendo del Dk). Configure la comprobación de fase dinámica en lugar de la comprobación de longitud estática para garantizar una alineación continua.
- Realizar una compensación de fase localizada
Trazá los pares diferenciales con meticulosidad, asegurándote de que cualquier desajuste geométrico provocado por las almohadillas de los componentes, las transiciones de vías o los pliegues se corrija de inmediato. Utiliza meandros estrechos y localizados. Evita las estructuras de compensación amplias y sinuosas que puedan provocar un acoplamiento capacitivo o inductivo no deseado.
- Validación mediante simulación electromagnética en 3D
Antes de finalizar el diseño, extraiga los canales críticos de PCIe Gen 6 utilizando un solucionador electromagnético (EM) de onda completa en 3D. Analice los parámetros S en modo mixto, centrándose específicamente en la pérdida de inserción diferencial (SDD21) y la conversión de modo diferencial a modo común (SCD21). Busque caídas bruscas de resonancia en el perfil SDD21, que a menudo indican un desfase de fase no compensado. Repita el diseño basándose en los resultados de la simulación hasta que el canal cumpla con la máscara de conformidad de PCIe Gen 6.
La implementación de una estrategia sólida de compensación de asimetría requiere un enfoque sistemático que abarque desde la captura del esquema hasta el diseño físico y la simulación. Sigue estos pasos para garantizar el cumplimiento de las especificaciones de PCIe Gen 6.
Consideraciones avanzadas para canales de 64 GT/s
A medida que las velocidades de transmisión de datos siguen aumentando, la definición de «longitud de traza» se vuelve más compleja. Las herramientas de diseño de placas de circuito impreso (PCB) también deben tener en cuenta las transiciones en el eje Z. La longitud de las vías, especialmente la distancia entre la capa superior y las capas internas de señal, introduce retrasos localizados que deben compensarse simétricamente.
A través de Stub Management
En el caso de PCIe Gen 6, los ramales de las vías actúan como antenas resonantes y deben controlarse rigurosamente. Es obligatorio realizar taladrado inverso (taladrado de profundidad controlada) o utilizar vías ciegas o enterradas para eliminar los ramales resonantes que pueden crear puntos nulos profundos en el perfil de pérdida de inserción del canal. Al compensar el desfase cerca de las vías, asegúrate de que la estructura de compensación tenga en cuenta la longitud eléctrica del propio cuerpo de la vía. Más información Componentes integrados: miniaturización de dispositivos IoT mediante componentes integrados en placas de circuito impreso.
Repercusión de la rugosidad de la superficie
Si bien el FWE determina la variación de fase, la rugosidad de la superficie del cobre influye profundamente en la pérdida de inserción a frecuencias de Nyquist de 32 GHz. El «efecto piel» obliga a las corrientes de alta frecuencia a desplazarse a lo largo de la superficie exterior de la pista de cobre. Los tratamientos del cobre que aumentan la rugosidad (como el RTF estándar) incrementan la longitud efectiva del recorrido, lo que provoca una atenuación excesiva y dispersión de fase. Especifique láminas de cobre de perfil bajo (LP), de perfil muy bajo (VLP) o de perfil hiperbajo (HVLP) para preservar la integridad de la señal y minimizar los desplazamientos de fase impredecibles causados por las variaciones de rugosidad.
Conclusión
El diseño de placas de circuito impreso (PCB) para PCIe Gen 6 requiere un cambio de paradigma en la forma en que los ingenieros abordan la integridad de la señal. La enorme velocidad de la señalización PAM4 a 64 GT/s reduce drásticamente la tolerancia ante cualquier imperfección del canal. La gestión del desfase entre pares ya no se limita a igualar las longitudes de las trazas en un plano 2D, sino que requiere un enfoque holístico que tenga en cuenta la geometría 3D de la interconexión, la estructura microscópica de los materiales dieléctricos y el comportamiento dinámico de las ondas electromagnéticas. Mediante una gestión rigurosa del «efecto de entrelazado de fibras», la implementación de una compensación de fase localizada y el uso de simulación electromagnética avanzada, los ingenieros pueden implementar con éxito arquitecturas PCIe Gen 6 robustas y fiables. Más información Optimización de la ruta de retorno: Diseño de planos de referencia sólidos para la integridad de la señal de alta frecuencia.
Preguntas Frecuentes (FAQ)
Aunque el presupuesto exacto depende de la composición total del canal (paquetes de silicio, conectores, cables), la regla general para la parte de la placa de circuito impreso (PCB) de un enlace PCIe Gen 6 es mantener el desfase entre pares por debajo de 1 a 2 picosegundos (aproximadamente entre 5 y 10 milésimas de pulgada de longitud de traza, dependiendo del material). Incluso esta pequeña cantidad puede degradar significativamente el diagrama de ojo PAM4.
Si se introduce un sesgo al principio del canal (por ejemplo, en la salida del módulo del transmisor), se genera un componente de señal en modo común. Dado que las señales diferenciales y en modo común se propagan a velocidades ligeramente diferentes en las secciones transversales estándar de las placas de circuito impreso, la relación de fase se desvía a medida que la señal se propaga. La compensación en el extremo más alejado puede ajustarse a la longitud física, pero no logrará realinear correctamente la fase diferencial en todas las frecuencias, lo que provocará una degradación de la señal.
El trazado diagonal (trazado fuera del eje) se considera, en general, superior y más consistente para mitigar el FWE. El trazado en zigzag puede introducir en ocasiones pequeñas discontinuidades de impedancia en los puntos de inflexión, especialmente si los segmentos en zigzag son cortos en relación con la longitud de onda de la señal. Sin embargo, si el espacio o la forma de la placa impiden el trazado diagonal o la rotación del panel, el trazado en zigzag es una alternativa viable siempre que se simule adecuadamente.
La arquitectura PCIe gestiona de forma inherente el desfase entre pares (desfase entre carriles) a nivel de protocolo y de silicio mediante un proceso denominado «corrección de desfase entre carriles» durante el entrenamiento del enlace. Por lo tanto, los diseñadores de placas de circuito impreso disponen de tolerancias mucho más holgadas para la coincidencia de longitudes entre pares (a menudo de hasta varias pulgadas) en comparación con las restricciones extremadamente estrictas que se exigen para el desfase dentro de un mismo par.
El PAM4 utiliza cuatro niveles de tensión para transmitir dos bits por símbolo, lo que reduce la altura vertical del «ojo» (relación señal-ruido) en aproximadamente un factor de tres en comparación con la señalización NRZ utilizada en PCIe Gen 5 y versiones anteriores. Dado que el margen para el ruido y la fluctuación es significativamente menor, cualquier distorsión provocada por el desfase de fase tiene un impacto desproporcionadamente grave en la tasa de error de bits (BER) en un sistema PAM4.