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Introduzione alle sfide relative all'integrità del segnale PCIe Gen 6
Il passaggio allo standard Peripheral Component Interconnect Express (PCIe) di sesta generazione comporta sfide senza precedenti nella progettazione di circuiti stampati (PCB) ad alta velocità. Operando a 64 GigaTransfer al secondo (GT/s) e utilizzando la modulazione di ampiezza dell’impulso a 4 livelli (PAM4), lo standard PCIe Gen 6 richiede una gestione rigorosa dell’integrità del segnale (SI). Il PAM4 codifica due bit per simbolo utilizzando quattro livelli di tensione, il che riduce significativamente il rapporto segnale-rumore (SNR) e l’altezza dell’occhio rispetto alla modulazione Non-Return-to-Zero (NRZ) utilizzata nelle generazioni precedenti.
In questo contesto caratterizzato da alte frequenze e margini ridotti, anche un disallineamento di fase dell’ordine dei picosecondi tra le tracce positiva (P) e negativa (N) di una coppia differenziale può compromettere completamente il diagramma a occhio del segnale. Questo disallineamento di fase, comunemente denominato skew, si traduce in conversione da modo differenziale a modo comune, aumento delle interferenze elettromagnetiche (EMI) e risonanze di perdita di inserzione devastanti. Per garantire un addestramento robusto del collegamento e bassi tassi di errore binario (BER), i progettisti di circuiti stampati devono implementare rigorose strategie di compensazione dello skew, con particolare attenzione alla mitigazione del Fiber Weave Effect (FWE) e all’esecuzione di protocolli di adattamento della lunghezza estremamente precisi.
Comprendere lo skew nelle coppie differenziali ad alta velocità
Lo skew nelle coppie differenziali si manifesta in due forme principali: lo skew all’interno della coppia e lo skew tra coppie. Per i collegamenti seriali come il PCIe Gen 6, che integrano il recupero del clock all’interno del flusso di dati, lo skew all’interno della coppia è il parametro più critico da controllare.
Asimmetria all’interno della coppia (asimmetria intra-coppia)
Lo skew all’interno della coppia è la differenza nel ritardo di propagazione tra la traccia non invertente e quella invertente di una singola coppia differenziale. Idealmente, i segnali inviati simultaneamente dovrebbero arrivare al ricevitore esattamente nello stesso momento e sfasati di 180 gradi. Quando si verifica lo skew, i segnali non si annullano più perfettamente. Questo disallineamento fa sì che una parte del segnale differenziale venga convertita in un segnale in modo comune. I segnali in modo comune sono altamente indesiderabili poiché non beneficiano dell’immunità al rumore della trasmissione differenziale, aumentano le emissioni EMI e creano cali di risonanza nel profilo della perdita di inserzione differenziale (SDD21). Per il PCIe Gen 6, il margine totale ammissibile di skew tra coppie sull’intero canale è tipicamente dell’ordine di pochi picosecondi.
Fattori che contribuiscono alla distorsione
Diversi fattori contribuiscono alla distorsione tra le coppie nel tracciato dei circuiti stampati:
– Routing asimmetrico: Lunghezze delle tracce non uniformi dovute a curve, fori di collegamento o collegamenti dei componenti non compensati.
– Varianti della trama del vetro: Le incongruenze microscopiche nei materiali del substrato del circuito stampato.
– Rugosità della superficie del rame: Le variazioni nel profilo fisico della traccia di rame, sebbene siano in genere un fattore secondario per la fase.
– Discontinuità nei connettori e nei contenitori: Geometrie di pinout che introducono intrinsecamente disparità di lunghezza.
Spiegazione dell'effetto Fiber Weave (FWE)
Nella produzione di circuiti stampati ad alta velocità, il materiale dielettrico è tipicamente costituito da una matrice di rinforzo in fibra di vetro impregnata di resina epossidica (come i materiali FR4, Megtron o Rogers). La fibra di vetro garantisce la rigidità strutturale, mentre la resina funge da legante. Tuttavia, questi due materiali presentano costanti dielettriche (Dk) significativamente diverse. Le fibre di vetro hanno generalmente un valore di Dk più elevato (circa 6,0) rispetto alla resina circostante (circa 3,0).
Lo squilibrio dielettrico microscopico
Quando si instradano coppie differenziali su questo substrato eterogeneo, l’allineamento fisico delle tracce rispetto alla trama di vetro diventa una variabile critica. Se la traccia positiva di una coppia differenziale viene instradata direttamente su un fascio di vetro denso mentre la traccia negativa viene instradata su uno spazio ricco di resina (la “finestra”), i due segnali saranno soggetti a costanti dielettriche effettive diverse.
Poiché la velocità di propagazione di un segnale elettromagnetico è inversamente proporzionale alla radice quadrata della costante dielettrica, il segnale che viaggia lungo il fascio di vetro con Dk più elevato si propagherà più lentamente rispetto al segnale che viaggia lungo l’intervallo di resina con Dk più basso. Questa disparità di velocità introduce una differenza nel ritardo di propagazione, generando uno skew all’interno della coppia del tutto indipendente dalla lunghezza fisica della traccia. Questo fenomeno è noto come effetto Fiber Weave (FWE).
A frequenze di Nyquist di 32 GHz per PCIe Gen 6, anche un minimo skew indotto da FWE può esaurire l'intero margine di errore. Le trame standard in fibra di vetro, come la 106 o la 1080, presentano spazi pronunciati tra i fasci, il che le rende altamente sensibili all'FWE.
Strategie di mitigazione per la FWE
Per gestire il fenomeno FWE nei progetti PCIe Gen 6, i progettisti di circuiti stampati devono ricorrere a una o più delle seguenti tecniche: Per saperne di più Underfill BGA: miglioramento dell'affidabilità dei circuiti stampati assemblati (PCBA) contro gli urti meccanici e le sollecitazioni termiche.
- Vetro steso meccanicamente: Utilizzo di laminati avanzati caratterizzati da filati di vetro distesi o appiattiti meccanicamente (ad esempio, trame 1078, 1086, 2116, 3313). Queste trame riducono al minimo le finestre di resina, garantendo un profilo Dk più omogeneo alle piste.
- Instradamento diagonale: Tracciamento delle piste ad alta velocità con un angolo (in genere da 10 a 15 gradi) rispetto all’asse X-Y principale della trama del PCB. Ciò garantisce che entrambe le piste attraversino in modo equo i fasci di vetro e gli spazi vuoti di resina alternati, compensando le variazioni di Dk lungo l’intera lunghezza del percorso.
- Percorso a zig-zag: Se l'instradamento diagonale non è fattibile a causa dei vincoli legati alla forma o alla densità della scheda, un instradamento con un leggero andamento a zig-zag può consentire di ottenere un effetto di media simile.
- Immagine ruotata: Durante la produzione, il produttore di circuiti stampati può ruotare l'intera grafica del pannello di un angolo specifico rispetto al foglio di laminato, simulando così efficacemente la fresatura diagonale per le tracce ortogonali.
Allineamento preciso della lunghezza e compensazione di fase
Sebbene la mitigazione dell'FWE stabilizzi la velocità di propagazione, è comunque necessario allineare meticolosamente le lunghezze delle tracce fisiche per eliminare lo sfasamento geometrico. Per il PCIe Gen 6, un semplice allineamento delle lunghezze non è sufficiente; è necessario ottenere una vera e propria compensazione di fase.
Compensazione di fase alla sorgente
Una regola fondamentale del routing ad alta velocità è che le discrepanze di lunghezza devono essere compensate esattamente nel punto in cui si verificano. Se una discrepanza si genera in corrispondenza di un’uscita BGA o di un pin del connettore, la struttura di compensazione a meandro (o struttura a “trombone” o “fisarmonica”) deve essere posizionata immediatamente adiacente a tale discontinuità.
Se si lascia che una discrepanza di lunghezza si propaghi lungo il canale prima di essere corretta, la conversione da modo differenziale a modo comune avrà già avuto luogo. Il segnale in modo comune viaggerà a una velocità leggermente diversa rispetto al segnale differenziale a causa delle caratteristiche di dispersione modale delle microstrisce e delle strisce lineari. La compensazione all’estremità opposta può correggere la lunghezza in CC, ma non riuscirà a riallineare la fase in CA sull’intera banda di frequenza. Per saperne di più Cicli termici estremi: prove di affidabilità e selezione dei materiali per i circuiti stampati nel settore aerospaziale.
Gestione delle curve e delle svolte
Quando una coppia differenziale percorre una curva, la traccia esterna copre intrinsecamente una distanza maggiore rispetto a quella interna. Per lo standard PCIe Gen 6, queste curve devono essere gestite con estrema attenzione. I progettisti di circuiti ad alta velocità utilizzano in genere bump non accoppiati o geometrie specializzate di allineamento di fase immediatamente dopo una curva per equalizzare la lunghezza elettrica. In alternativa, l’utilizzo di un accoppiamento stretto e di archi morbidi anziché di angoli acuti a 45 gradi può ridurre al minimo la discontinuità dell’impedenza differenziale e la generazione di skew localizzato.
Come implementare la compensazione dello skew per PCIe Gen 6 (guida passo dopo passo)
Attenetevi a queste regole tecniche.
- Scegliere il materiale dielettrico e la trama del vetro più adatti
Inizia consultando il tuo produttore di circuiti stampati e il tuo fornitore di laminati. Specifica materiali a bassissima perdita con una struttura a trama di vetro piatta o distesa meccanicamente (come il 2116 o il 3313). Assicurati che le caratteristiche Dk e Df del materiale siano stabili su tutto lo spettro di frequenza fino ad almeno 40 GHz.
- Definire la strategia di instradamento per la mitigazione delle FWE
Stabilite come gestire il problema dell’FWE in base al fattore di forma della scheda e ai vincoli di produzione. Se il layout lo consente, stabilite una regola di progettazione globale per instradare tutte le coppie differenziali PCIe Gen 6 con un angolo compreso tra 10 e 15 gradi rispetto agli assi ortogonali. In caso contrario, imponete un instradamento a zig-zag o concordate la rotazione del pannello con il produttore.
- Stabilire regole rigorose per la corrispondenza della lunghezza tra coppie
Configurare il gestore dei vincoli del proprio strumento EDA in modo da applicare regole rigorose di corrispondenza della lunghezza all’interno delle coppie. Per un funzionamento a 64 GT/s, la tolleranza di fase dinamica all’interno delle coppie dovrebbe essere limitata a meno di 1 picosecondo (il che corrisponde a circa 5-6 mil, a seconda del Dk). Imposta il controllo dinamico di fase anziché quello statico della lunghezza per garantire un allineamento continuo.
- Eseguire la compensazione di fase localizzata
Inserire le coppie differenziali con meticolosità, assicurandosi che qualsiasi disallineamento geometrico causato dai pad dei componenti, dalle transizioni dei via o dalle curve venga immediatamente corretto. Utilizzare meandri stretti e localizzati. Evitare strutture di compensazione ampie e sinuose che possano introdurre accoppiamenti capacitivi o induttivi indesiderati.
- Verifica tramite simulazione elettromagnetica 3D
Prima di finalizzare il layout, estrarre i canali PCIe Gen 6 critici utilizzando un solutore elettromagnetico (EM) 3D a onda intera. Analizzare i parametri S in modalità mista, concentrandosi in particolare sulla perdita di inserzione differenziale (SDD21) e sulla conversione da modalità differenziale a modalità comune (SCD21). Verificare la presenza di bruschi cali di risonanza nel profilo SDD21, che spesso indicano uno sfasamento non compensato. Ripetere il processo di progettazione sulla base dei risultati della simulazione fino a quando il canale non soddisfa i requisiti di conformità PCIe Gen 6.
L'implementazione di una strategia efficace di compensazione dello skew richiede un approccio sistematico che vada dalla progettazione schematica fino al layout fisico e alla simulazione. Seguire questi passaggi per garantire la conformità alle specifiche PCIe Gen 6.
Considerazioni avanzate sui canali a 64 GT/s
Con l'aumentare della velocità di trasmissione dei dati, la definizione di “lunghezza della traccia” diventa più complessa. Gli strumenti di progettazione dei circuiti stampati devono tenere conto anche delle transizioni sull'asse Z. La lunghezza dei via, in particolare la distanza tra lo strato superiore e gli strati interni di segnale, introduce ritardi localizzati che devono essere compensati simmetricamente.
Tramite la gestione degli stub
Per il PCIe Gen 6, gli stub dei via fungono da antenne risonanti e devono essere rigorosamente controllati. È obbligatorio ricorrere alla foratura a ritroso (foratura a profondità controllata) o all’uso di vie cieche/sepolte per eliminare gli stub risonanti che possono creare punti di minima profonda nel profilo di perdita di inserzione del canale. Quando si compensa lo skew in prossimità delle vie, assicurarsi che la struttura di compensazione tenga conto della lunghezza elettrica del corpo della via stessa. Per saperne di più Componenti integrati: miniaturizzazione dei dispositivi IoT con componenti PCB integrati.
Impatto della rugosità superficiale
Mentre l’effetto FWE determina la variazione di fase, la rugosità della superficie del rame influisce profondamente sulla perdita di inserzione alle frequenze di Nyquist di 32 GHz. L’“effetto pelle” costringe le correnti ad alta frequenza a propagarsi lungo la superficie esterna della traccia in rame. I trattamenti del rame che ne aumentano la rugosità (come l’RTF standard) aumentano la lunghezza effettiva del percorso, causando un’attenuazione eccessiva e una dispersione di fase. Specificare lamine di rame a profilo basso (LP), a profilo molto basso (VLP) o a profilo iper-basso (HVLP) per preservare l’integrità del segnale e ridurre al minimo gli sfasamenti imprevedibili causati dalle variazioni di rugosità.
conclusioni
La progettazione di circuiti stampati per PCIe Gen 6 richiede un cambiamento di paradigma nell’approccio degli ingegneri all’integrità del segnale. L’elevatissima velocità della segnalazione PAM4 a 64 GT/s riduce drasticamente la tolleranza nei confronti di qualsiasi imperfezione del canale. La gestione dello skew tra coppie non si limita più alla semplice corrispondenza delle lunghezze delle tracce su un piano bidimensionale; richiede invece un approccio olistico che tenga conto della geometria tridimensionale dell’interconnessione, della struttura microscopica dei materiali dielettrici e del comportamento dinamico delle onde elettromagnetiche. Gestendo rigorosamente l’effetto Fiber Weave, implementando una compensazione di fase localizzata e avvalendosi di simulazioni elettromagnetiche avanzate, gli ingegneri possono implementare con successo architetture PCIe Gen 6 robuste e affidabili. Per saperne di più Ottimizzazione del percorso di ritorno: progettazione di piani di riferimento solidi per l'integrità del segnale ad alta frequenza.
Domande frequenti (FAQ)
Sebbene il budget esatto dipenda dalla composizione complessiva del canale (contenitori in silicio, connettori, cavi), la regola empirica tipica per la parte relativa al PCB di un collegamento PCIe Gen 6 è quella di mantenere lo skew tra le coppie al di sotto di 1-2 picosecondi (circa 5-10 mil di lunghezza della traccia, a seconda del materiale). Anche un valore così piccolo può degradare significativamente il diagramma a occhio PAM4.
Se lo skew viene introdotto nelle prime fasi del canale (ad esempio, in corrispondenza dell’uscita del pacchetto del trasmettitore), si crea una componente di segnale in modo comune. Poiché i segnali differenziali e in modo comune si propagano a velocità leggermente diverse nelle sezioni trasversali standard dei PCB, la relazione di fase subisce una deriva man mano che il segnale si propaga. La compensazione all’estremità opposta potrebbe corrispondere alla lunghezza fisica, ma non riuscirà a riallineare correttamente la fase differenziale su tutte le frequenze, causando un degrado del segnale.
Il tracciato diagonale (tracciato fuori asse) è generalmente considerato migliore e più uniforme per mitigare l’effetto FWE. Il tracciato a zig-zag può talvolta introdurre lievi discontinuità di impedenza nei punti di inflessione, specialmente se i segmenti a zig-zag sono corti rispetto alla lunghezza d’onda del segnale. Tuttavia, se lo spazio o la forma della scheda impediscono il tracciato diagonale o la rotazione del pannello, il tracciato a zig-zag rappresenta una valida alternativa, purché sia adeguatamente simulato.
L'architettura PCIe gestisce intrinsecamente lo skew tra coppie (skew tra lane) a livello di protocollo e di chip attraverso un processo denominato "lane deskewing" durante il link training. Pertanto, i progettisti di PCB dispongono di tolleranze molto più ampie per l’allineamento delle lunghezze tra coppie (spesso fino a diversi pollici) rispetto ai vincoli estremamente rigidi richiesti per lo skew all’interno della stessa coppia.
Il PAM4 utilizza quattro livelli di tensione per trasmettere due bit per simbolo, il che riduce l’altezza verticale dell’occhio (rapporto segnale-rumore) di circa un fattore tre rispetto alla modulazione NRZ utilizzata nel PCIe Gen 5 e nelle versioni precedenti. Con un margine significativamente inferiore per il rumore e il jitter, qualsiasi distorsione introdotta dallo skew di fase ha un impatto sproporzionatamente grave sul tasso di errore binario (BER) in un sistema PAM4.