Inhaltsübersicht
Einführung in die Herausforderungen der Signalintegrität bei PCIe Gen 6
Der Übergang zu Peripheral Component Interconnect Express (PCIe) der 6. Generation bringt beispiellose Herausforderungen für den Entwurf von Hochgeschwindigkeits-Leiterplatten (PCB) mit sich. Mit einer Übertragungsrate von 64 GigaTransfers pro Sekunde (GT/s) und der Verwendung der 4-Pegel-Pulsamplitudenmodulation (PAM4) erfordert PCIe Gen 6 ein strenges Management der Signalintegrität (SI). PAM4 codiert zwei Bits pro Symbol unter Verwendung von vier Spannungspegeln, was das Signal-Rausch-Verhältnis (SNR) und die Augenhöhe im Vergleich zur in früheren Generationen verwendeten Non-Return-to-Zero-Signalübertragung (NRZ) erheblich verringert.
In diesem Umfeld mit hohen Frequenzen und geringen Margen können bereits Pikosekunden an Phasenverschiebung zwischen der positiven (P) und der negativen (N) Leitung eines Differenzpaares das Signalaugendiagramm vollständig zum Zusammenbruch bringen. Diese Phasenverschiebung, die gemeinhin als „Skew“ bezeichnet wird, führt zu einer Umwandlung von Differenz- in Gleichtaktanteile, zu erhöhter elektromagnetischer Störung (EMI) und zu verheerenden Resonanzen bei den Einfügungsverlusten. Um ein robustes Link-Training und niedrige Bitfehlerraten (BER) zu gewährleisten, müssen Leiterplattenentwickler strenge Strategien zur Skew-Kompensation umsetzen, wobei ein besonderer Schwerpunkt auf der Minderung des „Fiber Weave Effect“ (FWE) und der Umsetzung präziser Protokolle zur Längenanpassung liegt.
Verständnis der Skew bei Hochgeschwindigkeits-Differenzpaaren
Die Skew-Abweichung bei Differentialpaaren tritt in zwei Hauptformen auf: In-Pair-Skew und Pair-to-Pair-Skew. Bei seriellen Verbindungen wie PCIe Gen 6, bei denen die Taktrückgewinnung in den Datenstrom integriert ist, ist der In-Pair-Skew der wichtigste zu kontrollierende Parameter.
In-Pair-Skew (Intra-Pair-Skew)
Der In-Pair-Skew ist die Differenz der Laufzeit zwischen der nichtinvertierenden und der invertierenden Leiterbahn eines einzelnen Differenzpaares. Im Idealfall sollten gleichzeitig gesendete Signale genau zur gleichen Zeit und mit einer Phasenverschiebung von 180 Grad am Empfänger ankommen. Tritt ein Skew auf, heben sich die Signale nicht mehr perfekt gegenseitig auf. Diese Fehlausrichtung führt dazu, dass ein Teil des Differenzsignals in ein Gleichtaktsignal umgewandelt wird. Gleichtaktsignale sind äußerst unerwünscht, da sie nicht von der Störfestigkeit der Differenzsignalübertragung profitieren, die EMI-Emissionen erhöhen und Resonanzabfälle im Profil der differentiellen Einfügungsdämpfung (SDD21) verursachen. Bei PCIe Gen 6 liegt das zulässige Gesamt-Skew-Budget pro Signalpaar über den gesamten Kanal hinweg typischerweise in der Größenordnung von wenigen Pikosekunden.
Faktoren, die zur Schiefe beitragen
Mehrere Faktoren tragen zur paarweisen Asymmetrie beim PCB-Routing bei:
– Asymmetrisches Routing: Nicht übereinstimmende Leiterbahnlängen aufgrund nicht kompensierter Biegungen, Durchkontaktierungen oder Bauteilanschlüsse.
– Varianten der Glasgewebe: Die mikroskopisch kleinen Unregelmäßigkeiten in den Materialien des Leiterplattensubstrats.
– Oberflächenrauheit von Kupfer: Abweichungen im physikalischen Profil der Kupferbahn, die jedoch in der Regel nur eine untergeordnete Rolle für die Phase spielen.
– Unstimmigkeiten bei Steckverbindern und Gehäusen: Pinbelegungsgeometrien, die naturgemäß Längenunterschiede verursachen.
Der „Fiber Weave Effect“ (FWE) erklärt
Bei der Herstellung von Hochgeschwindigkeits-Leiterplatten besteht das dielektrische Material in der Regel aus einer mit Epoxidharz imprägnierten Glasfaser-Verstärkungsmatrix (z. B. FR4-, Megtron- oder Rogers-Materialien). Die Glasfasern sorgen für strukturelle Steifigkeit, während das Harz als Bindemittel dient. Diese beiden Materialien weisen jedoch deutlich unterschiedliche Dielektrizitätskonstanten (Dk) auf. Die Glasfasern haben im Allgemeinen einen höheren Dk-Wert (etwa 6,0) als das umgebende Harz (etwa 3,0).
Das mikroskopische dielektrische Ungleichgewicht
Bei der Verlegung von Differenzpaaren auf diesem heterogenen Substrat wird die physikalische Ausrichtung der Leiterbahnen relativ zum Glasgewebe zu einer entscheidenden Variablen. Wird die positive Leiterbahn eines Differenzpaares direkt über ein dichtes Glasbündel verlegt, während die negative Leiterbahn über einen harzreichen Zwischenraum (das „Fenster“) verlegt wird, unterliegen die beiden Signale unterschiedlichen effektiven Dielektrizitätskonstanten.
Da die Ausbreitungsgeschwindigkeit eines elektromagnetischen Signals umgekehrt proportional zur Quadratwurzel der Dielektrizitätskonstante ist, breitet sich das Signal, das über das Glasbündel mit höherem Dk läuft, langsamer aus als das Signal, das über den Kunststoffspalt mit niedrigerem Dk läuft. Dieser Geschwindigkeitsunterschied führt zu einer unterschiedlichen Ausbreitungsverzögerung, wodurch eine paarinterne Verzögerungsverschiebung entsteht, die völlig unabhängig von der physikalischen Leiterbahnlänge ist. Dieses Phänomen ist als „Fiber Weave Effect“ (FWE) bekannt.
Bei Nyquist-Frequenzen von 32 GHz für PCIe Gen 6 kann bereits ein geringfügiger, durch FWE verursachter Skew das gesamte Fehlerbudget aufbrauchen. Standard-Glasfasergeflechte wie 106 oder 1080 weisen deutliche Lücken zwischen den Bündeln auf, wodurch sie besonders anfällig für FWE sind.
Maßnahmen zur Eindämmung von FWE
Um FWE in PCIe-Gen-6-Designs zu bewältigen, müssen Leiterplattenentwickler eine oder mehrere der folgenden Techniken anwenden: Erfahren Sie mehr über BGA-Underfill: Verbesserung der Zuverlässigkeit von Leiterplattenbaugruppen gegenüber mechanischen Stößen und thermischen Belastungen.
- Mechanisch gespaltenes Glas: Verwendung fortschrittlicher Laminate mit mechanisch gespreizten oder geglätteten Glasfasern (z. B. Gewebearten 1078, 1086, 2116, 3313). Diese Gewebearten minimieren die Harzfenster und sorgen so für ein homogeneres Dk-Profil der Leiterbahnen.
- Diagonale Verlegung: Verlegung von Hochgeschwindigkeits-Leiterbahnen in einem Winkel (typischerweise 10 bis 15 Grad) zur primären X-Y-Achse des Leiterplattengewebes. Dadurch wird sichergestellt, dass beide Leiterbahnen abwechselnd Glasbündel und Harzlücken gleichermaßen durchqueren, wodurch sich die Dk-Schwankungen über die gesamte Länge der Leiterbahn ausgleichen.
- Zickzack-Verlegung: Wenn eine diagonale Verlegung aufgrund der Form der Leiterplatte oder aus Platzgründen nicht möglich ist, lässt sich durch eine Verlegung in einem dezenten Zickzackmuster ein ähnlicher Mittelungseffekt erzielen.
- Gedrehte Grafiken: Der Leiterplattenhersteller kann die gesamte Panel-Datei während der Fertigung um einen bestimmten Winkel relativ zur Laminatplatte drehen und so bei orthogonalen Leiterbahnen effektiv eine diagonale Fräsbearbeitung simulieren.
Präzise Längenanpassung und Phasenkompensation
Zwar sorgt die FWE-Minderung für eine Stabilisierung der Ausbreitungsgeschwindigkeit, doch müssen die physikalischen Leiterbahnlängen weiterhin sorgfältig aufeinander abgestimmt werden, um geometrische Verzerrungen zu beseitigen. Bei PCIe Gen 6 reicht eine einfache Längenanpassung nicht aus; es muss eine echte Phasenkompensation erreicht werden.
Phasenkompensation an der Quelle
Eine Grundregel des Hochgeschwindigkeits-Routings besagt, dass Längenunterschiede genau dort ausgeglichen werden müssen, wo sie auftreten. Entsteht ein Längenunterschied an einem BGA-Anschluss oder einem Steckerstift, muss die Ausgleichsschleife (auch „Trombone“- oder „Akkordeon“-Struktur genannt) unmittelbar neben dieser Diskontinuität platziert werden.
Wenn sich eine Längenabweichung entlang des Kanals ausbreiten kann, bevor sie korrigiert wird, hat die Umwandlung von Differenz- in Gleichtaktsignale bereits stattgefunden. Das Gleichtaktsignal breitet sich aufgrund der modalen Dispersionseigenschaften von Mikrostreifen und Streifenleitungen mit einer etwas anderen Geschwindigkeit aus als das Differenzsignal. Eine Kompensation am entfernten Ende kann zwar die Gleichstromlänge korrigieren, versäumt es jedoch, die Wechselstromphase über das gesamte Frequenzband hinweg neu abzustimmen. Erfahren Sie mehr über Extreme Temperaturwechselbeanspruchung: Zuverlässigkeitsprüfungen und Materialauswahl für Leiterplatten in der Luft- und Raumfahrt.
Kurven- und Biegemanagement
Wenn ein Differentialpaar eine Kurve durchläuft, legt die äußere Leiterbahn naturgemäß eine längere Strecke zurück als die innere. Bei PCIe Gen 6 müssen diese Biegungen sorgfältig gesteuert werden. Entwickler von Hochgeschwindigkeitsschaltungen setzen in der Regel unmittelbar nach einer Biegung entkoppelte Bumps oder spezielle phasenangepasste Geometrien ein, um die elektrische Länge auszugleichen. Alternativ kann durch die Verwendung einer engen Kopplung und sanfter Bögen anstelle von scharfen 45-Grad-Winkeln die Diskontinuität der Differenzimpedanz und die Entstehung lokaler Skews minimiert werden.
So implementieren Sie die Skew-Kompensation für PCIe Gen 6 (Schritt-für-Schritt-Anleitung)
Beachten Sie diese technischen Vorschriften.
- Wählen Sie das geeignete dielektrische Material und das geeignete Glasgewebe aus
Wenden Sie sich zunächst an Ihren Leiterplattenhersteller und Ihren Laminatlieferanten. Spezifizieren Sie Materialien mit extrem geringen Verlusten und einer flachen oder mechanisch gespannten Glasgewebestruktur (z. B. 2116 oder 3313). Stellen Sie sicher, dass die Dk- und Df-Eigenschaften des Materials über das gesamte Frequenzspektrum bis mindestens 40 GHz stabil sind.
- Festlegen der Routing-Strategie zur Minderung von FWE
Legen Sie fest, wie FWE unter Berücksichtigung des Formfaktors Ihrer Leiterplatte und der fertigungstechnischen Einschränkungen umgesetzt werden soll. Sofern es das Layout zulässt, legen Sie eine globale Designregel fest, nach der alle PCIe-Gen-6-Differentialpaare in einem Winkel von 10 bis 15 Grad relativ zu den orthogonalen Achsen verlegt werden. Ist dies nicht möglich, schreiben Sie eine Zick-Zack-Verlegung vor oder vereinbaren Sie mit dem Hersteller eine Drehung der Leiterplatte.
- Strenge Regeln für die Längenübereinstimmung innerhalb eines Paares festlegen
Konfigurieren Sie den Constraint-Manager Ihres EDA-Tools so, dass strenge Regeln für die Längenanpassung innerhalb eines Paares durchgesetzt werden. Für den Betrieb mit 64 GT/s sollte die dynamische Phasentoleranz innerhalb eines Paares auf weniger als 1 Pikosekunde begrenzt werden (was je nach Dk etwa 5–6 mils entspricht). Richten Sie eine dynamische Phasenprüfung anstelle einer statischen Längenprüfung ein, um eine kontinuierliche Ausrichtung sicherzustellen.
- Lokalisierte Phasenkompensation durchführen
Verlegen Sie die Differentialpaare sorgfältig und stellen Sie sicher, dass geometrische Abweichungen, die durch Bauteilpads, Via-Übergänge oder Biegungen entstehen, sofort korrigiert werden. Verwenden Sie enge, lokal begrenzte Mäander. Vermeiden Sie große, geschwungene Kompensationsstrukturen, die unerwünschte kapazitive oder induktive Kopplungen verursachen können.
- Validierung mittels elektromagnetischer 3D-Simulation
Bevor Sie das Layout fertigstellen, extrahieren Sie die kritischen PCIe-Gen-6-Kanäle mithilfe eines 3D-Vollwellen-EM-Solvers. Analysieren Sie die Mixed-Mode-S-Parameter und konzentrieren Sie sich dabei insbesondere auf die differentielle Einfügungsdämpfung (SDD21) und die Differential-zu-Gleichtakt-Umwandlung (SCD21). Achten Sie auf scharfe Resonanzabfälle im SDD21-Profil, die häufig auf eine unkompensierte Phasenverschiebung hinweisen. Überarbeiten Sie das Layout auf der Grundlage der Simulationsergebnisse so lange, bis der Kanal die PCIe-Gen-6-Konformitätsmaske erfüllt.
Die Umsetzung einer robusten Strategie zur Skew-Kompensation erfordert einen systematischen Ansatz, der von der Schaltplanerstellung über das physikalische Layout bis hin zur Simulation reicht. Befolgen Sie diese Schritte, um die Einhaltung der PCIe-Gen-6-Spezifikationen sicherzustellen.
Fortgeschrittene Überlegungen zu 64-GT/s-Kanälen
Da die Datenraten weiter steigen, wird die Definition der „Leiterbahnlänge“ immer komplexer. PCB-Design-Tools müssen auch die Übergänge in der Z-Achse berücksichtigen. Die Länge der Durchkontaktierungen, insbesondere der Abstand von der obersten Schicht zu den internen Signalschichten, führt zu lokalen Verzögerungen, die symmetrisch ausgeglichen werden müssen.
Über die Stub-Verwaltung
Bei PCIe Gen 6 wirken Via-Stubs als Resonanzantennen und müssen streng kontrolliert werden. Backdrilling (kontrolliertes Tiefenbohren) oder die Verwendung von Blind- bzw. vergrabenen Durchkontaktierungen ist zwingend erforderlich, um Resonanzstubs zu beseitigen, die tiefe Einbrüche im Einfügungsverlustprofil des Kanals verursachen können. Bei der Kompensation von Skew in der Nähe von Durchkontaktierungen ist sicherzustellen, dass die Kompensationsstruktur die elektrische Länge des Durchkontaktierungszylinders selbst berücksichtigt. Erfahren Sie mehr über Eingebettete Komponenten: Miniaturisierung von IoT-Geräten durch eingebettete Leiterplattenkomponenten.
Auswirkungen der Oberflächenrauheit
Während FWE die Phasenabweichung bestimmt, hat die Oberflächenrauheit des Kupfers einen erheblichen Einfluss auf die Einfügungsdämpfung bei Nyquist-Frequenzen von 32 GHz. Der „Skin-Effekt“ bewirkt, dass sich hochfrequente Ströme entlang der Außenfläche der Kupferbahn ausbreiten. Rauere Kupferoberflächen (wie Standard-RTF) erhöhen die effektive Weglänge, was zu übermäßiger Dämpfung und Phasendispersion führt. Verwenden Sie Kupferfolien mit niedrigem Profil (LP), sehr niedrigem Profil (VLP) oder extrem niedrigem Profil (HVLP), um die Signalintegrität zu gewährleisten und unvorhersehbare Phasenverschiebungen aufgrund von Rauheitsschwankungen zu minimieren.
Schlussfolgerung
Das Entwerfen von Leiterplatten für PCIe Gen 6 erfordert einen Paradigmenwechsel in der Herangehensweise von Ingenieuren an die Signalintegrität. Die enorme Geschwindigkeit der PAM4-Signalübertragung mit 64 GT/s verringert die Toleranz gegenüber jeglichen Kanalunregelmäßigkeiten drastisch. Bei der Steuerung des In-Pair-Skews geht es nicht mehr nur darum, die Leiterbahnlängen auf einer 2D-Ebene anzugleichen; vielmehr ist ein ganzheitlicher Ansatz erforderlich, der die 3D-Geometrie der Verbindungen, die mikroskopische Struktur der dielektrischen Materialien und das dynamische Verhalten elektromagnetischer Wellen berücksichtigt. Durch die konsequente Berücksichtigung des „Fiber Weave-Effekts“, die Implementierung lokaler Phasenkompensation und den Einsatz fortschrittlicher EM-Simulationen können Ingenieure robuste und zuverlässige PCIe-Gen-6-Architekturen erfolgreich realisieren. Erfahren Sie mehr über Optimierung des Rückpfads: Entwurf solider Referenzebenen für die Signalintegrität bei hohen Frequenzen.
Häufig gestellte Fragen (FAQ)
Während das genaue Budget von der Zusammensetzung des gesamten Kanals abhängt (Siliziumgehäuse, Steckverbinder, Kabel), gilt als typische Faustregel für den Leiterplattenanteil einer PCIe-Gen-6-Verbindung, den In-Pair-Skew unter 1 bis 2 Pikosekunden zu halten (entspricht je nach Material etwa 5 bis 10 mils Leiterbahnlänge). Selbst dieser geringe Wert kann das PAM4-Augendiagramm erheblich verschlechtern.
Wenn bereits früh im Kanal eine Skew-Verzerrung auftritt (z. B. am Ausgang des Sender-Gehäuses), entsteht eine Gleichtaktsignalkomponente. Da sich Differenz- und Gleichtaktsignale in Standard-Leiterplattenquerschnitten mit leicht unterschiedlichen Geschwindigkeiten ausbreiten, verschiebt sich die Phasenbeziehung während der Signalübertragung. Eine Kompensation am anderen Ende mag zwar die physikalische Länge ausgleichen, versäumt es jedoch, die Differenzphase über alle Frequenzen hinweg korrekt neu auszurichten, was zu einer Signalverschlechterung führt.
Die diagonale Verlegung (außerachse) gilt allgemein als überlegener und konsistenter Ansatz zur Minderung von FWE. Bei der Zick-Zack-Verlegung kann es manchmal zu geringfügigen Impedanzsprüngen an den Wendepunkten kommen, insbesondere wenn die Zick-Zack-Segmente im Verhältnis zur Signalwellenlänge kurz sind. Wenn jedoch der Platz auf der Leiterplatte oder deren Form eine diagonale Verlegung oder eine Drehung der Leiterplatte verhindern, stellt die Zick-Zack-Verlegung bei ordnungsgemäßer Simulation eine brauchbare Alternative dar.
Die PCIe-Architektur gleicht den Paar-zu-Paar-Skew (Lane-zu-Lane-Skew) von Natur aus auf Protokoll- und Siliziumebene durch einen Prozess aus, der als „Lane Deskewing“ bezeichnet wird und während des Link-Trainings stattfindet. Daher gelten für Leiterplattenentwickler wesentlich großzügigere Toleranzen für die Längenanpassung zwischen Paaren (oft bis zu mehreren Zoll) im Vergleich zu den extrem engen Vorgaben, die für den Skew innerhalb eines Paares erforderlich sind.
PAM4 nutzt vier Spannungspegel, um zwei Bits pro Symbol zu übertragen, wodurch sich die vertikale Augenhöhe (Signal-Rausch-Verhältnis) im Vergleich zur NRZ-Signalübertragung, wie sie bei PCIe Gen 5 und früheren Generationen verwendet wird, um etwa den Faktor drei verringert. Da die Toleranz gegenüber Rauschen und Jitter deutlich geringer ist, wirken sich Verzerrungen, die durch Phasenverschiebungen verursacht werden, in einem PAM4-System unverhältnismäßig stark auf die Bitfehlerrate (BER) aus.