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Introduction aux défis liés à l'intégrité du signal PCIe Gen 6
Le passage à la norme Peripheral Component Interconnect Express (PCIe) de 6e génération pose des défis sans précédent en matière de conception de circuits imprimés (PCB) à haute vitesse. Fonctionnant à 64 gigatransferts par seconde (GT/s) et utilisant la modulation d’amplitude d’impulsion à 4 niveaux (PAM4), la norme PCIe Gen 6 exige une gestion rigoureuse de l’intégrité du signal (SI). La modulation PAM4 code deux bits par symbole à l’aide de quatre niveaux de tension, ce qui réduit considérablement le rapport signal/bruit (SNR) et la hauteur de l’œil par rapport à la modulation « Non-Return-to-Zero » (NRZ) utilisée dans les générations précédentes.
Dans cet environnement caractérisé par des fréquences élevées et de faibles marges, même un décalage de phase de l'ordre de la picoseconde entre les traces positive (P) et négative (N) d'une paire différentielle peut entraîner l'effondrement complet du diagramme en œil du signal. Ce décalage de phase, communément appelé « skew », se traduit par une conversion du mode différentiel vers le mode commun, une augmentation des interférences électromagnétiques (EMI) et des résonances de perte d’insertion dévastatrices. Pour garantir un apprentissage robuste de la liaison et de faibles taux d’erreurs sur les bits (BER), les ingénieurs en circuits imprimés doivent mettre en œuvre des stratégies rigoureuses de compensation du skew, en accordant une attention particulière à l’atténuation de l’effet d’entrelacement des fibres (FWE) et à l’exécution de protocoles rigoureux d’adaptation des longueurs.
Comprendre le déséquilibre dans les paires différentielles à haute vitesse
Le décalage dans les paires différentielles se manifeste sous deux formes principales : le décalage au sein d'une même paire et le décalage entre paires. Pour les liaisons série telles que le PCIe Gen 6, qui intègrent la récupération d'horloge au sein du flux de données, le décalage au sein d'une même paire est le paramètre le plus critique à contrôler.
Asymétrie intra-paire (In-Pair Skew)
Le décalage intra-paire correspond à la différence de retard de propagation entre les pistes non inverseuses et inverseuses d’une même paire différentielle. Idéalement, les signaux émis simultanément devraient arriver au récepteur exactement au même moment, avec un déphasage de 180 degrés. En cas de décalage, les signaux ne s’annulent plus parfaitement. Ce désalignement entraîne la conversion d’une partie du signal différentiel en signal en mode commun. Les signaux en mode commun sont hautement indésirables car ils ne bénéficient pas de l’immunité au bruit propre à la transmission différentielle, augmentent les émissions EMI et créent des creux de résonance dans le profil de perte d’insertion différentielle (SDD21). Pour le PCIe Gen 6, le budget total admissible de décalage par paire sur l’ensemble du canal est généralement de l’ordre de quelques picosecondes.
Facteurs contribuant à l'asymétrie
Plusieurs facteurs contribuent à l'asymétrie entre les paires lors du routage des circuits imprimés :
– Routage asymétrique : Longueurs de pistes inégales dues à des coudes, des vias ou des raccordements de composants non compensés.
– Variantes de tissage du verre : Les incohérences microscopiques au niveau des matériaux du substrat du circuit imprimé.
– Rugosité de la surface du cuivre : Les variations du profil physique de la piste de cuivre, bien qu'elles constituent généralement un facteur secondaire pour la phase.
– Discontinuités au niveau des connecteurs et des boîtiers : Des configurations de broches qui entraînent intrinsèquement des différences de longueur.
Explication de l'effet « Fiber Weave » (FWE)
Dans la fabrication de circuits imprimés à haute vitesse, le matériau diélectrique est généralement constitué d’une matrice de renfort en fibre de verre imprégnée d’une résine époxy (telle que les matériaux FR4, Megtron ou Rogers). La fibre de verre assure la rigidité structurelle, tandis que la résine sert de liant. Cependant, ces deux matériaux présentent des constantes diélectriques (Dk) très différentes. Les fibres de verre ont généralement une Dk plus élevée (environ 6,0) que la résine qui les entoure (environ 3,0).
Le déséquilibre diélectrique microscopique
Lors du routage de paires différentielles sur ce substrat hétérogène, l'alignement physique des pistes par rapport au tissage de verre devient une variable critique. Si la piste positive d’une paire différentielle est acheminée directement au-dessus d’un faisceau de verre dense tandis que la piste négative est acheminée au-dessus d’un espace riche en résine (la « fenêtre »), les deux signaux seront soumis à des constantes diélectriques effectives différentes.
La vitesse de propagation d'un signal électromagnétique étant inversement proportionnelle à la racine carrée de la constante diélectrique, le signal circulant dans le faisceau de fibres de verre à Dk plus élevé se propagera plus lentement que celui circulant dans l'espace de résine à Dk plus faible. Cette disparité de vitesse entraîne une différence de retard de propagation, générant un décalage intra-paire totalement indépendant de la longueur physique de la piste. Ce phénomène est connu sous le nom d'« effet d'entrelacement des fibres » (FWE).
À des fréquences de Nyquist de 32 GHz pour le PCIe Gen 6, même un léger décalage induit par les FWE peut épuiser la totalité du budget d'erreur. Les tissages standard en fibre de verre, tels que les 106 ou les 1080, présentent des espaces importants entre les faisceaux, ce qui les rend très sensibles aux FWE.
Stratégies d'atténuation pour le FWE
Pour gérer le FWE dans les conceptions PCIe Gen 6, les ingénieurs en circuits imprimés doivent recourir à l'une des techniques suivantes, ou à une combinaison de celles-ci : En savoir plus sur Remplissage sous les puces BGA : améliorer la fiabilité des assemblages de circuits imprimés face aux chocs mécaniques et aux contraintes thermiques.
- Verre étalé mécaniquement : Utilisation de stratifiés avancés comportant des fils de verre écartés ou aplatis mécaniquement (par exemple, armures 1078, 1086, 2116, 3313). Ces armures réduisent au minimum les zones de résine, offrant ainsi un profil Dk plus homogène aux pistes.
- Acheminement diagonal : Le tracé des pistes à haute vitesse doit être incliné (généralement de 10 à 15 degrés) par rapport à l'axe X-Y principal de la structure en treillis du circuit imprimé. Cela garantit que les deux pistes traversent de manière égale les faisceaux de fibre de verre et les espaces de résine en alternance, ce qui permet de lisser les variations de Dk sur toute la longueur du tracé.
- Acheminement en zigzag : Si le routage en diagonale n'est pas envisageable en raison de la forme du circuit imprimé ou de contraintes de densité, un routage en zigzag discret peut permettre d'obtenir un effet de moyennage similaire.
- Illustration pivotée : Le fabricant de circuits imprimés peut faire pivoter l'ensemble du fichier de conception du panneau d'un angle précis par rapport à la feuille de stratifié pendant la fabrication, ce qui permet de simuler efficacement un routage en diagonale pour les pistes orthogonales.
Alignement précis des longueurs et compensation de phase
Bien que l’atténuation du FWE permette de stabiliser la vitesse de propagation, il reste nécessaire d’ajuster minutieusement les longueurs des pistes physiques afin d’éliminer le décalage géométrique. Pour le PCIe Gen 6, un simple ajustement des longueurs ne suffit pas ; il faut parvenir à une véritable compensation de phase.
Compensation de phase à la source
Une règle fondamentale du routage à haute vitesse veut que les décalages de longueur soient compensés exactement là où ils se produisent. Si un décalage apparaît au niveau d'une sortie BGA ou d'une broche de connecteur, le méandre de compensation (ou structure en « trombone » ou « accordéon ») doit être placé immédiatement à côté de cette discontinuité.
Si l'on laisse un décalage de longueur se propager le long du canal avant qu'il ne soit corrigé, la conversion du mode différentiel en mode commun aura déjà eu lieu. Le signal en mode commun se propagera à une vitesse légèrement différente de celle du signal différentiel en raison des caractéristiques de dispersion modale des microbandes et des lignes à ruban. Une compensation à l'extrémité opposée peut permettre de corriger la longueur en courant continu, mais elle ne permettra pas de réaligner la phase en courant alternatif sur l'ensemble de la bande de fréquences. En savoir plus sur Cycles thermiques extrêmes : essais de fiabilité et choix des matériaux pour les circuits imprimés destinés à l'aérospatiale.
Gestion des virages et des courbes
Lorsqu’une paire différentielle négocie un virage, la piste extérieure parcourt intrinsèquement une distance plus longue que la piste intérieure. Pour le PCIe Gen 6, ces courbes doivent être gérées avec rigueur. Les concepteurs de circuits à haute vitesse utilisent généralement des bosses non couplées ou des géométries spécialisées d'adaptation de phase immédiatement après un coude afin d'égaliser la longueur électrique. Par ailleurs, le recours à un couplage serré et à des arcs lisses plutôt qu'à des angles vifs de 45 degrés permet de minimiser la discontinuité d'impédance différentielle et la génération de décalage localisé.
Comment mettre en œuvre la compensation de décalage pour le PCIe Gen 6 (guide étape par étape)
Respectez ces règles techniques.
- Choisissez le matériau diélectrique et le tissage de verre adaptés
Commencez par consulter votre fabricant de circuits imprimés et votre fournisseur de stratifiés. Spécifiez des matériaux à très faible perte présentant une structure en tissu de verre plat ou étalé mécaniquement (tels que les types 2116 ou 3313). Assurez-vous que les caractéristiques Dk et Df du matériau restent stables sur l'ensemble du spectre de fréquences jusqu'à au moins 40 GHz.
- Définir la stratégie de routage pour l'atténuation des FWE
Déterminez comment traiter le problème du FWE en fonction du format de votre carte et des contraintes de fabrication. Si la disposition le permet, définissez une règle de conception globale pour acheminer toutes les paires différentielles PCIe Gen 6 selon un angle de 10 à 15 degrés par rapport aux axes orthogonaux. Si ce n'est pas le cas, imposez un acheminement en zigzag ou négociez une rotation du panneau avec le fabricant.
- Mettre en place des règles strictes de correspondance de longueur entre les paires de chaînes de caractères
Configurez le gestionnaire de contraintes de votre outil EDA afin d’appliquer des règles strictes de correspondance de longueur au sein d’une paire. Pour un fonctionnement à 64 GT/s, la tolérance de phase dynamique au sein d’une paire doit être limitée à moins de 1 picoseconde (ce qui correspond à environ 5 à 6 mils selon la valeur de Dk). Mettez en place un contrôle de phase dynamique plutôt qu'un contrôle de longueur statique afin de garantir un alignement continu.
- Effectuer une compensation de phase localisée
Acheminez les paires différentielles avec le plus grand soin, en veillant à corriger immédiatement tout désalignement géométrique causé par les pastilles des composants, les transitions de vias ou les coudes. Privilégiez des méandres serrés et localisés. Évitez les structures de compensation de grande envergure et sinueuses, susceptibles d'introduire un couplage capacitif ou inductif indésirable.
- Validation par simulation électromagnétique en 3D
Avant de finaliser la conception, extrayez les canaux PCIe Gen 6 critiques à l'aide d'un solveur électromagnétique (EM) 3D à onde complète. Analysez les paramètres S en mode mixte, en vous concentrant tout particulièrement sur la perte d'insertion différentielle (SDD21) et la conversion du mode différentiel vers le mode commun (SCD21). Recherchez les creux de résonance marqués dans le profil SDD21, qui indiquent souvent un décalage de phase non compensé. Itérez la conception en fonction des résultats de la simulation jusqu’à ce que le canal respecte le masque de conformité PCIe Gen 6.
La mise en œuvre d'une stratégie efficace de compensation du décalage nécessite une approche systématique, depuis la conception schématique jusqu'à l'implantation physique et la simulation. Suivez ces étapes pour garantir la conformité aux spécifications PCIe Gen 6.
Considérations avancées concernant les canaux à 64 GT/s
À mesure que les débits de données continuent d'augmenter, la définition de la « longueur de trace » devient complexe. Les outils de conception de circuits imprimés doivent également prendre en compte les transitions sur l'axe Z. La longueur des vias, en particulier la distance entre la couche supérieure et les couches de signaux internes, introduit des retards localisés qui doivent être compensés de manière symétrique.
Via la gestion des stubs
Pour le PCIe Gen 6, les stubs de vias agissent comme des antennes résonnantes et doivent être strictement contrôlés. Le perçage en profondeur contrôlé (backdrilling) ou l’utilisation de vias aveugles/enfouis est obligatoire pour éliminer les branches résonnantes susceptibles de créer des creux profonds dans le profil de perte d’insertion du canal. Lors de la compensation du décalage à proximité des vias, veillez à ce que la structure de compensation tienne compte de la longueur électrique du corps du via lui-même. En savoir plus sur Composants embarqués : miniaturisation des appareils IoT grâce aux composants embarqués sur circuits imprimés.
Impact de la rugosité de surface
Alors que le FWE détermine la variation de phase, la rugosité de la surface du cuivre a un impact considérable sur la perte d’insertion aux fréquences de Nyquist de 32 GHz. L’« effet de peau » oblige les courants à haute fréquence à circuler le long de la surface externe de la piste en cuivre. Les traitements du cuivre plus rugueux (comme le RTF standard) augmentent la longueur de trajet effective, provoquant une atténuation excessive et une dispersion de phase. Prévoyez des feuilles de cuivre à profil bas (LP), à très bas profil (VLP) ou à profil ultra-bas (HVLP) afin de préserver l’intégrité du signal et de minimiser les déphasages imprévisibles causés par les variations de rugosité.
Conclusion
La conception de circuits imprimés pour la norme PCIe Gen 6 nécessite un changement radical dans la manière dont les ingénieurs abordent l’intégrité du signal. La vitesse extrêmement élevée de la transmission PAM4 à 64 GT/s réduit considérablement la tolérance vis-à-vis de toute imperfection des canaux. La gestion du décalage entre paires ne se limite plus à l'alignement des longueurs de pistes sur un plan 2D ; elle nécessite une approche holistique qui prend en compte la géométrie 3D de l'interconnexion, la structure microscopique des matériaux diélectriques et le comportement dynamique des ondes électromagnétiques. En gérant rigoureusement l’effet « Fiber Weave », en mettant en œuvre une compensation de phase localisée et en s’appuyant sur une simulation électromagnétique avancée, les ingénieurs peuvent déployer avec succès des architectures PCIe Gen 6 robustes et fiables. En savoir plus sur Optimisation du chemin de retour : conception de plans de référence solides pour l'intégrité du signal à haute fréquence.
Foire aux questions (FAQ)
Bien que le budget exact dépende de la composition globale du canal (boîtiers en silicium, connecteurs, câbles), la règle empirique généralement admise pour la partie circuit imprimé d’une liaison PCIe Gen 6 consiste à maintenir le décalage intra-paire en dessous de 1 à 2 picosecondes (soit environ 5 à 10 mils de longueur de piste, selon le matériau). Même cette faible valeur peut dégrader considérablement le diagramme en œil PAM4.
Si un déphasage apparaît en amont du circuit (par exemple, au niveau de la sortie du boîtier de l'émetteur), il génère une composante de signal en mode commun. Les signaux différentiels et en mode commun se propageant à des vitesses légèrement différentes dans les sections transversales standard des circuits imprimés, la relation de phase dérive au fur et à mesure que le signal se propage. Une compensation à l'extrémité opposée peut permettre d'adapter la longueur physique, mais ne parviendra pas à réaligner correctement la phase différentielle sur toutes les fréquences, ce qui entraîne une dégradation du signal.
Le routage diagonal (hors axe) est généralement considéré comme plus efficace et plus régulier pour atténuer l'effet FWE. Le routage en zigzag peut parfois entraîner de légères discontinuités d'impédance aux points d'inflexion, en particulier si les segments en zigzag sont courts par rapport à la longueur d'onde du signal. Toutefois, si l'espace disponible sur la carte ou sa forme empêche un routage diagonal ou la rotation du panneau, le routage en zigzag constitue une alternative viable lorsqu'il est correctement simulé.
L'architecture PCIe gère intrinsèquement le décalage entre paires (décalage de voie à voie) au niveau du protocole et du circuit intégré grâce à un processus appelé « correction du décalage entre voies » (lane deskewing) lors de l'apprentissage de la liaison. Par conséquent, les concepteurs de circuits imprimés disposent de tolérances beaucoup plus larges pour l'alignement des longueurs entre paires (souvent jusqu'à plusieurs pouces) par rapport aux contraintes extrêmement strictes requises pour le décalage intra-paire.
La technologie PAM4 utilise quatre niveaux de tension pour transmettre deux bits par symbole, ce qui réduit la hauteur verticale de l'œil (rapport signal/bruit) d'un facteur d'environ trois par rapport à la modulation NRZ utilisée dans les normes PCIe Gen 5 et antérieures. La marge de tolérance au bruit et à la gigue étant nettement réduite, toute distorsion induite par un décalage de phase a un impact disproportionné sur le taux d'erreur binaire (BER) dans un système PAM4.